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1．加法器模块的设计：
ISE集成产生加法器核的步骤为：先开始菜单下找到ISE14.4软件的启动图标，点击ISE14.4软件的启动图标直接运行，然后点击“Tool→Core Generator”菜单，这时将出现一个对话框，然后点击“View by Function→Math Function→Adder&Subtracter→Adder Subtracter 11.0”即可生成加法器核，如图4-10所示。
图4-10 加法器IP核产生界面
2．乘法器模块的设计：
ISE集成产生乘法器核的步骤为：先开始菜单下找到ISE14.4软件的启动图标，点击ISE14.4软件的启动图标直接运行，然后点击“Tool→Core Generator”菜单，这时将出现一个对话框，然后点击“View by Function→Math Function→Multiplers→Multiplier”即可生成乘法器核，如图4-11所示。
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图4-11 乘法器IP核产生界面
4.5.2 数字滤波器设计与功能仿真
本课题设计中主要有两部分：软件MATLAB仿真，确定数字滤波器的系数和ISE仿真，完成FPGA的实现。
1. MATLAB设计 部分程序：%Fir8Serial.M function hn=Fir8Serial N=16; %滤波器长度 fs=2000; %采样频率
fc=500; %低通滤波器的截止频率 B=12; %量化位数 %生成窗函数 w_kais=blackman(N)';
%采用fir1函数设计FIR滤波器 b_kais=fir1(N-1,fc*2/fs,w_kais); %量化滤波器系数
Q_kais=round(b_kais/max(abs(b_kais))*(2^(B-1)-1)) hn=Q_kais;
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仿真结果：
图4-12 MATLAB仿真结果
2. FPGA设计 部分程序： entity FIR is
Port ( rst : in STD_LOGIC; --低电平有效 clk : in STD_LOGIC; --16KHz
Xin : in STD_LOGIC_VECTOR (11 downto 0);--数据输入频率为2KHz Yout : out STD_LOGIC_VECTOR (28 downto 0)); end FIR;
architecture Behavioral of FIR is --声明有符号数乘法器IP核
component mult
port (
clk: IN std_logic;
a: IN std_logic_VECTOR(11 downto 0);--滤波器系数为12bit量化 --输入数据为12bit量化,对称系数的两位数据相加需要13bit存储 b: IN std_logic_VECTOR(12 downto 0); p: OUT std_logic_VECTOR(24 downto 0));
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end component; 入信号
signal Mout: std_logic_vector(24 downto 0);--乘法器输出信号 signal coe: std_logic_vector(11 downto 0); --滤波器系数信号 --定义具有16个元素，12bit的存储器，存储输入数据 signal Xin_Reg: XinReg;
signal count:std_logic_vector(2 downto 0); --分频计数器 --声明有符号数加法器IP核 component adder
port (
a: IN std_logic_VECTOR(11 downto 0); b: IN std_logic_VECTOR(11 downto 0); s: OUT std_logic_VECTOR(12 downto 0));
end component;
signal add_a,add_b: std_logic_vector(11 downto 0);--具有对称系数的数据
signal add_s: std_logic_vector(12 downto 0);--相加后的数据，作为乘法器的一个输
type XinReg is array (15 downto 0) of STD_LOGIC_VECTOR(11 downto 0);
图4-13 FPGA频域仿真
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图4-14 FPGA时域仿真
4.5.3整体设计与仿真分析
本课题所遵循的是先进行整体结构模块设计，再进行软件程序编写与仿真。借助16级的迭代运算，得出反正余弦值，然后带入数字滤波器系数和反射系数，不断对其所抽取的角度进行校验，直至满足设计要求。整体设计后FIR数字滤波器的RTL概略图如图4-15所示和详细示意图如图4-16所示，FIR数字滤波器中cordic_hyperbolic结构的RTL概略图如图4-17所示和详细示意图如图4-18、4-19所示。
图4-15 RTL概略示意图
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