DC-120MHz,这就在应用上受到了很大的限制。虽然目前采用的DDS芯片其输出频率可达300-400MHz,甚至国外己有上GHz的DDS芯片报道,但它们的价格都过于昂贵,难以大量应用。随着技术的发展, 正在逐步克服输出带宽的限制；其次是杂散指标不高，杂散是DDS本身所固有的,随着输出带宽的扩展,杂散将越来越明显地限制DDS技术发展。高速DDS芯片只能达到40-50dbc。一般的CMOS工艺的DDS芯片可达到70-90dbc,但是其输出频率不高,当采用倍频或变频技术提高其频率时又会导致杂散恶化。因此,如何在提高频率时抑制杂散仍然是高速DDS技术急待解决的问题。
另有一种称为混合式频率合成器(Hybrid Frequency Synthesis) 的典型的频率合成器,其中应用最广泛的是DDS与PLL频率合成器混合。其基本原理就是把DDS的输出作为PLL的参考输入,进而解决频率分辨率和相位噪声的矛盾。但是由于PLL的加入使得系统失去了DDS原有的快速捷变的特点,导致输出频率步长和跳频速度成为一对矛盾。1993年, 一种自频率预 置PLL频率合成器被提出,该频率合成器通过锁频环路来自动预置跳频时的起 始电压,大大缩短频率建立时间。1994年一种基于DDS的快速调谐由Cohen等人提出，采用注入锁定式本振,调谐时间为100ns, 频率范围从3.6HZ到4.1GHz,适当地缓解了输出频率步长和锁定时间的矛盾。
1.2频率合成技术的近况与展望
近年来伴随着GPRS、GSM、3G、Blue Tooth 的发展和4G等移动通信以及WLAN、LMDS、无线本地环路等无线接入的发展,同时加上现代军事、国防以及航空航天领域中多普勒脉冲雷达、合成孔径雷达等在科技上的不断创新与进步, 频率合成器的发展收到了世界各国的重视。近乎所有的社会需求以及计算机技术、信号处理技术、微电子技术等本身的不断进步都刺激了频率合成技术的发展,具体表现如下:
1.鉴相器由传统的电压型,转变为电流型电荷泵技术,完成了鉴相器的输出由误差电压到误差电流的转变。这一技术的优点是: 可以采用无源环路滤波器进行锁相环路滤波设计,但是它依旧可以获得理想二阶环路滤波器的性能, 属于这一类产品的有美国国家半导体公司(NSC)推出的LMxX23xx系列。
2.大量使用小数(分数)分频技术(Fractional-N)。这一技术使得即便在程序分频值N较大时仍然可以使其输出相噪，鉴相杂散也有较高指标。
3. ∑-△调制频率合成。这是针对小数分频频率合成技术不便采取相位补偿而提出的另外一种小数分频频率合成方法。
∑-△调制频率合成，这是一种无相位补偿的分数频率合成技术,即是以∑-△调制器取代小数分频技术的相位累加器。用所需分频比的分数部分作为∑-△
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调制器的输入,再由调制器产生脉冲密度调制信号去控制频率合成器的分频比,这就实现了小数分频的目的。然后用∑-△调制器的噪声变形技术结合频率合成器的环路低通滤波器,就可以实现在高频率分辨率情况下得到较低的相位噪声。 4.PLL芯片工作频率的不断提高。如今大多数公司生产的PLL频综芯片的工作频率都可以轻松工作在2G以上。如ADI公司生产的PLL频率合成芯片己能工作到4GHz以上。
上述各种频率合成技术各有优点, 将DS、PLL、DDS、DRO、混频、倍频等技术合理组合使用依旧是现在的频综发展趋势,这样大大提高了频率合成器的相位噪声,杂散指标、跳频时间和输出频率范围等技术指标。 1.3本文所做的工作
科技上的不断创新与进步对频率合成器的要求越来越高,在尺寸小功耗低的前提下,需要获得更大的工作带宽,更高的频率分辨率,更快的频率切换时间以及更优的频谱纯度。虽然单环PLL频率合成器尺寸小,但信号建立性能差。多环的PLL可以得到更精细的频率步进,但是它的尺寸和功耗都大,转换时间还更长,而且单纯的PLL锁相本身在频率分辨率和频率转换时间之间存在着固有矛盾。 因此人们提出了一种DDS-PLL频率合成技术，利用DDS的频率输出作为PLL的参考频率,使用单片机来控制DDS的输出频率从而达到控制PLL的输出频率。这很好了解决了DDS本身输出频率低,杂散大的缺点,同时也克服了PLL的固有矛盾,也就是频率转化时间与频率分辨率的矛盾,从而使系统达到很高的频率分辨率。但是该方案却还没有解决由于PLL中环路滤波器环路带宽带来的杂散和跳频时间之间的矛盾。在PLL环路的设计中,环路带宽越宽，跳频速度就越高,环路的杂散抑制能力也就越差;反之,相反，环路带宽越窄则跳频速度就越低,环路的杂散抑制能力也就越强。因此在以前的DDS-PLL频率合成器设计中，往往只能在跳频时间和杂散抑制之间取一个平衡值,并不能两者兼顾解决。
首先本文介绍了频率合成的概念，DDS频率合成的基本原理和结构，锁相环的基本原理和和工作定性分析，DDS+PPL频率合成的基本原理和实现方案，然后通过对传统频率合成方案的分析和研究,对频率合成过程中遇到的一些问题分析探究，最后得出结论，分析系统中存在的问题及改进措施。 2 DDS的基本原理
2.1 DDS的理论基础和基本结构
DDS技术是一种把一系列数字量形式的信号通过DAC转换成模拟量形式的信号合成技术。目前最广泛使用的一种DDS方式是利用高速存储器作为查寻表,然后通过高速DAC产生正弦波。实际应用中最广泛的一类是正弦输出DDS。目前所
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见到的国外公司,如ADI公司、Qualcomm公司等生成的DDS芯片绝大多数都采用的是正弦信号输出。
和大多数数字信号处理技术一样,DDS的理论基础也是Shannon抽样定理。Shannon抽样定理是任何模拟信号数字化的基础,它所描述的是一个带限的模拟信号经抽样变成离散值后,是否还能由这些离散值恢复原始模拟信号的问题。Shannon抽样定理告诉我们,当抽样频率大于等于模拟信号最大频率的2倍时,可以由抽样得到的离散信号无失真地恢复原始信号。在DDS中,这个过程被颠倒过来了。DDS不是对一个模拟信号进行抽样,而是一个假定抽样过程已经发生且抽样的值己经量化完成,如何通过某种映射把己经量化的数值送到D/A及后级的LPF重建原始信号的问题。
正弦输出的DDS原理框图如图所示。图中的系统时钟即参考频率源为高稳定度的晶体振荡器,其输出用于DDS中各器件同步工作。DDS工作时,频率控制字(FCW-Frequency Control words)K在每一个时钟周期内与相位累加器累加一次,得到的相位值(0-2π)在每一个时钟周期内以二进制码的形式去寻址正弦查询表ROM,将相位信息转变成相应的数字化正弦幅度值,ROM输出的数字化波形序列再经数模转换器(DAC)实现量化数字信号到模拟信号的转变,最后DAC输出的阶梯序列波通过低通滤波器(LPF)平滑后得到一个纯净的正弦信号。 2.2 DDS的原理
纯净的单频信号可表示为：
u?t??Usin?2?fot??o? （2-1）
当它的幅度U和初始相位?o不变，它的频谱就是一条位于fo的谱线。为了分析简化，可令U=1，?o=0，这不会影响对频率的研究。即：
u?t??sin?2?fot??sin??t? （2-2）
如果对（2-2）的信号进行采样，采样周期为Tc，则可得到离散的波形序列：
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u?n??sin?2?fonTc? ?n?0,1,2...? （2-3） 相应离散相位序列为：
??n??2?fonTc????n ?n?0,1,2...? （2-4） 上式中：
fc （2-5）
表示连续两次采样之间的相位增量。由采样定理得：
1fo?fc （2-6）
2只要从（2-3）得出的离散序列即可唯一的恢复出（2-2）的模拟信号。由（2-2）
???2?foTc?2?fo可知，是相位函数的斜率决定了信号的频率；由（2-5）可知，决定相位函数斜率的是相位增量??。因此，只要控制这个两次采样间的相位增量，就可以控制合成信号的频率。将整个周期的相位2?分成M份，每一份??2?，如果每次
M的相位增量选择为?的K倍，就可以得到信号的频率：
K?K fo??fc （2-7）
2?TcM相对应的模拟信号为：
K?? u?t??sin?2?fct? （2-8）
?M?上式中K和M都是正整数，由采样定理的要求可知，K的最大值应小于M的1/2。
综上所述可得，在采样频率一定的情况下，通过控制两次采样之间的相位增量来控制所得离散序列的频率，经过保持、滤波之后可以唯一的恢复出此频率的模拟信号。
DDS的工作原理框图如图2.1所示：
图2.1 DDS原理框图
其本质是以基准频率源对相位进行等间隔的采样。由图2.1见，DDS 是由相位累加器和波形存储器构成的数控振荡器（NCO）、数模转换器（DAC）以及低通滤波器（LPF）这三部分组成。在每一个时钟周期中，N位相位累加器将与其反馈值进行累加，结果的高L位当作查询表的地址，之后把ROM中读出相应的幅度值送到DAC。再由DAC将其转换成阶梯模拟波形，最后由LPF将其平滑为连续的正弦波形作为输出。所以，我们只要通过改变频率控制字K就可以改变输出频率
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fo。 在这
K?FW?N?1:0?，M?2N。
由上面分析可得DDS的输出频率如下：
FW?N?1:0?fc （2-9） fo?2N根据上式可知，DDS的最小输出频率为：
fo?1fc （2-10） 2NDDS的频率分辨率为：
fo?1fc （2-11） 2NDDS频率输入字的计算：
FW(N-1:0) = 2Nf0/fc （2-12）
2.3 DDS的结构
一个基本的DDS系统由数控振荡器、数模转换器和低通滤波器三部分构成，如图3.1所示：
图3.1 DDS的基本结构
数控振荡器产生频率可控制的数字正弦载波，通过数模转换器转化得到模拟正弦波，然后经过低通滤波器除去各种干扰信号。 3 锁相环的基本原理
锁相环路是一个闭环的跟踪系统,它可以跟踪输入信号的相位和频率。其跟踪
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