这种方案是把DDS内嵌于PLL环路之中,也就是采用DDS的输出与PLL中的反馈分量相混频,然后作为鉴相器的参考输入,通过改变DDS的输出频率,从而改变鉴相器的鉴相频率,以达到控制系统输出频率的目的。此种方案的难点在于系统中的带通滤波器难以实现,要同时考虑对谐波以及杂散的抑制以及对混频器的匹配问题。同时因为混频器的隔离度有限,会给系统带来比较多的杂散分量,导致了系统频谱纯度恶化。该方案在实际应用中的杂散抑制难以获得比较高的指标。 4.2.2 DDS于PLL环外混频的方案 方案图如下：
该方案中,PLL和DDS数据是两个相对比较独立的部分,同时控制DDS的频率输出,MCU为PLL提供数据。PLL产生的是固定点频,DDS在MCU提供的控制下产生跳频频率。两者的输出频率是通过混频器相混频把DDS的输出频率转移到比较高的频段进而克服DDS输频率低的缺点。并且，因为PLL是固定频点,这就克服了PLL的锁定时间比较长的缺点,而DDS的跳频时间就只决定系统的输出跳频时
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间。此方案可以获得很高的跳频速度,具有较高的频率输出和频率分辨率,相位噪声也可以做得很好。但是由于输出频率是由DDS和PLL的输出频率相混频的产生的,不管PLL的输出频率杂散如何,由DDS产生的近端杂散,也会通过混频器的作用而搬移到输出频段范围内,因此在系统中很难滤除,而且因为混频器的引入,其它非线性的杂散也会更加复杂从而很难滤除。并且电路比较复杂,频率的输出频带由DDS输出决定,而DDS通常的输出带宽不宽,所以该方案只能在一个比较窄的频率范围内实现。
4.2.3 DDS直接激励PLL方案 方案图如下：
该方案是DDS+PLL的最基本方案。它的工作模式是把DDS的输出频率,作为PLL的参考频率,通过MCU控制改变DDS输出频率,从而改变PLL的产考频率,来达到系统跳频的目的。该方案是利用高鉴相频率来提高PLL的切换速度，利用DDS的高分辨率来保证频率间隔,同时利用PLL的带通特性很好的抑制了DDS输出频谱中的部分杂散。此方案实现了DDS和PLL的优势互补,兼顾了各方面的性能,因此用此方案实现的频率源既可以做到很高的频率、较快的频率切换速度、较高的频率分辨率,也可以很好的保证杂散和相噪性能。当环路锁定锁定时,合成器的输出频率和频率分辨率分别为:
N
F out=M* f DDS = M*K*f clk/2
F min=M * f clk/2
N
其中M为锁相环的分频比,K为DDS的频率控制字。
但是在这个方案中系统的跳频时间由PLL决定的,也就是由环路滤波器的带宽决定。因此，要想获得比较高的跳频速度,环路带宽必须足够的宽。相反,要想获得好的相噪和杂散指标,环路带宽就必须足够的窄。因此如何兼顾这两个指标是系
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统设计所需要考虑的问题。无论如何设置环路带宽,该方案因为PLL的引入,系统的跳频速度只能达到产us的量级。 4.3 DDS+PPL频率合成系统的问题分析
尽管DDS+PLL频率合成技术具有许多优良特点,但是DDS与PLL的结合有一个主要的缺点——频率转换的时间长。DDS本身的频率转换时间很短,但是DDS的输出频率低,杂散多。所以要依靠PLL来实现倍频和跟踪滤波。PLL在频率转换时需要一定的捕获时间,这个捕获时间和环路的参数、类型和跳频步长等相关。步长为10MHz左右时,捕获一般需要10-20us。当步长很大时,会达到毫秒级。所以，DDS+PLL频率合成器的频率转换时间是取决于PLL,而不是DDS。这就相当于牺牲了DDS频率转换快速的优点来换取高输出颇率、高相噪和高纯净的频谱。所以如果要求频率转换很快时,此种方案不合适。但当对频率转换时间要求不高,或者跳频步长很短时,DDS+PLL频率合成器是一种很好的选择。在设计中全面考虑,从而使最终的技术指标最优。 4.3.1 DDS+PPL系统的杂散
前面已经提到:DDS固有杂散很多。如果不考虑由DAC非线性引起的杂散,杂散的大小一般在-75dBc到-80dBc之间,主要是由幅度量化误差和相位截断误差产生的。用DDS驱动PLL时,此时PLL就相当于一个窄带高Q值的跟踪滤波器,其带宽不会大于100KHz,所以，DDS输出信号中的杂散偏离主谱线距离大于锁相环路带宽的部分不会恶化,会保持DDS输出的水平,大约为-75dBc到-80dBc的水平。在DDS的输出信号中却还会有一些杂散偏离主谱线的距离小于环路带宽,这些杂散的大小一般会以20lgNdB的规律恶化,其中N为倍频次数。假如杂散的大小为-80dBc,则输出的杂散大小就为-20+20lg20=-54dBc,这种水平就只能满足一般的要求。通过观察实际的DDS输出频谱,我们发现有这种近距离杂散的频点并不多。所以对于多频点的DDS+PLL频率合成器,一般只有很少的频点杂散在-50dBc到-55dBc这个水平,而绝大多数频点杂散都在-75dBc到-80dBc之间。以因此，从杂散的角度分析,PLL的环路带宽越窄,杂散落在带宽内的概率就越小,输出频谱也就越好。
PLL本身也会有杂散产生。主要有两种,一种是外部干扰窜入环路形成对VCO的调制而产生的;另一种是鉴相频率泄漏到PLL输出形成的杂散。对于外部干扰引起的杂散,最好是能找到干扰源,想办法去掉它或者切断干扰到环路的通路。鉴频泄漏的避免,一般是采用在环路滤波器的后面再加一级辅助的低通滤波器的方法来抑制。
4.3.2 DDS+PPL系统的调频时间
PLL的频率转换时间决定了DDS+PLL频率合成器的频率转换时间。对于使用
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高直流增益的有源比例积分环路滤波器，其二阶环的频率转换时间,根据前面提到的理论可知:
环路带宽越宽，频率转换时间越短;反之,越长 跳频步长越小, 频率转换时间越短;反之,越长 阻尼系数越大，频率转换时间越短;反之,越长
环路带宽和跳频步长对频率转换时间的长短起主要作用,因为它们幂次.由第三章可知阻尼系数对频率转换时的暂态过程的曲线形状有决定影响.在固定了跳频步长的情况下,控制调频时间主要在于环路带宽w n.若要为使时间短,就要使w n尽量宽.而由上述的分析可知w n太宽,杂散抑制性能又会变差.所以这两者是矛盾的,不能同时获得优良的调频性能和杂散抑制性能,所以一般在实际设计中会折中考虑.在工程上对于频率合成器捷变时间Ts,可由下面的公式计算简化 Ts =25/fr 上式中f r 是鉴相器的参考频率. 5 结论与展望 5.1 全文总结
本文首先介绍了关于频率合成、DDS频率合成、锁相环频率合成、DDS+PLL频率合成的基本概念以及工作原理，并对DDS和PLL频率合成技术进行理论分析,研究了各自的性能的优缺点：PLL则在输出步长小时,相位噪声差,但它对杂散的抑制性能良好。所以，将DDS与PLL两种频率合成技术结合起来,取长补短,相得益彰。为并行DDS激励PLL的微波捷变频率合成方法的提供理论基础。对现有的捷变频率合成技术进行总结,分析其各自的优缺点,并在此之上提出三种DDS+PPL合成方案;并通过实验验证了并行DDS激励PLL合成方法的可行性;针对实验方案给出了系统设计的详细过程和注意事项;通过实验数据的分析,总结了该并行DDS激励PLL的合成方法的优缺点.
综上所述,本文从PLL和DDS的原理入手,分析了DDS和PLL系统的相位噪声和杂散分布,比较了三种DDS+PLL频率合成方案,最后,分析了DDS+PPL的系统杂散和调频时间，对PPL和DDS有了一个整体综合性的认识，通过PLL更好的完成了对DDS频率合成的研究 5.2 展望
科学技术在不断进步更新，DDS频率合成也从原先的直接频率合成一步步迎合社会需求而发展，因为频率合成器是电子系统的心脏，是决定电子系统性能的关键设备。伴随着现代无线电通信事业的发展，移动通信、雷达、制导武器和电
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子对抗等系统对频率合成器提出的要求越来越高，低相噪、高纯频谱和高速捷变的频率合成器一直作为频率合成技术发展的主要目标。毋庸置疑，DDS 技术的发展将有力地推动这一目标的实现。从30 年代发展到现在，频率合成技术已经进入成熟阶段。目前，最为常用的频率合成方案分别是直接混频级联法和数字锁相环法。由于数字集成电路的迅猛发展，集成合成器和数字计算技术频率合成方案也随之大量涌现。大规模集成电路的应用又为数字技术的方案提供了广阔的前景。所以，DDS频率合成的研究与进步至关重要，也具有广阔的发展前景。
参考文献
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[9] 林青,高万峰.DDS在数字调制中的应用.无线电工程,,2001 [10] 李海.DDS综合调制器的研究.西安电子科技大学硕士学位论文
致谢
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在论文即将完成之即,首先要特别感谢我的导师沙文教授!在整个毕业设计期间,我都得到了他无微不至的关心和教导。沙教授深厚的理论功底和丰富的实践经验对我的课题完成起了非常重要的作用。从课题的选题、方案论证到单元电路的实验以及系统联调始终得到了他的悉心指导,这使我不仅顺利地完成了科研任务,而且还得到不少宝贵的经验。沙老师渊博的知识、严谨的科研作风以及忘我的科研精神都给了我很大的启发,对我的工作态度和实验方法产生了积极的影响,是一笔难得的财富!
感谢张晶晶老师、、张倩老师、王玉梅老师、阎庆老师在我的学习生活中给予了热情的帮助和鼓励、感谢实验室所有热心的同学们在我的课题设计上给与了很大的帮助并协助解决了很多的问题!还要感谢室友们对我的帮助!特别感谢我的家人多年来默默无闻的支持和关爱!感谢各位参考文献的作者,还有很多由于疏忽或篇幅所限不能一一列举,在此一并谢过! 感谢评阅本文的各位专家、学者！
感谢所有关心和帮助过我的老师、同学、亲戚和朋友！
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