端口引脚 表3．1 P3各端口第二功能 第二功能 串行口输入端 串行口输出端 外部中断0请求输入端 外部中断1请求输入端 定时/计数器0外部信号输入端 定时/计数器1外部信号输入端 外RAM写选通信号输出端 外RAM读选通信号输出端 P3.0——RXD P3.1——TXD P3.2——INT0 P3.3——INT1 P3.4——T0 P3.5——T1 P3.6——WR P3.7——RD 3．2．3 单片机系统外围电路
单片机系统外围电路形式如图3-4所示。单片机振荡器反相放大器的输入端（XTAL1）和输出端（XTAL2）之间接上12MHz或更高频率的晶振，以获得较高的刷新频率，使显示更稳定。电容C4、C5是晶振的负载电容，主要起频率微调和稳定的作用。单片机的串行口工作在方式0下，作为同步移位寄存器使用，端口RXD（P3.0）作为数据移位的输入/输出端，而由TXD（P3.1）端输出移位时钟脉冲。移位数据的发送和接收均以8位为一帧，不设起始位和停止位，无论输入/输出，均低位在前高位在后。89C51的通用I/O口P1作为显示数据和二进制行号的公用输出口。两种数据的输出在时间上是错开的。P1口的低4位与行驱动器相连，送出二进制的行选信号；P1.5～P1.7口则用来发送控制信号。P0和P2口空着，在有必要的时候可以扩展系统的ROM和RAM。
C4
GNDU133pFY112MHzGNDC52019181716151413121110987654321GNDP2.0XTAL1P2.1XTAL2P2.2P3.7/RDP2.3P3.6/WRP2.4P3.5/T1P2.5P3.4/T0P2.6P3.3/INT1P2.7P3.2/INT0PSENP3.1/TxDALE/PROGP3.0/RxDEA/VppRST/VPDP0.7P1.7P0.6P1.6P0.5P1.5P0.4P1.4P0.3P1.3P0.2P1.2P0.1P1.1P0.0P1.0VCCAT89C51212223242526272829303132333435363738394033pFTXD－SCKRXD－SIG1RCKSCLRDCBAC6VCC+10uR28.2 kΩ
GND9 VCC
3．3 列驱动电路
图3-4 单片机系统外围电路
列驱动电路由集成电路74HC595构成，它具有一个8位串行输入/输出或者并行输出的移位寄存器和一个8位输出锁存器的结构，而且移位寄存器和输出锁存器的控制是各自独立的，可以实现在显示本行各列数据的同时，传送下一行的列数据，即达到重叠处理的目的。
74HC595的管脚及内部结构形式如图3-5所示。它的输入侧有8个串行移位寄存器，每个移位寄存器的输出都连接一个输出锁存器。引脚SER是串行数据的输入端。引脚SRCLK输入移位寄存器的移位时钟脉冲，在其上升沿发生移位，并将SER的下一个数据打入最低位。移位后的各位信号出现在各移位寄存器的输出端，也就是输出锁存器的输入端。RCLK是输出锁存器的打入信号，其上升沿将移位寄存器的输出打入到输出锁存器。引脚OE是输出三态门的开放信号，只有当其为低时锁存器的输出才开放，否则为高阻态。SRCLR信号是移位寄存器的清零输入端，当其为低时移位寄存器的输出全部为0，由于SRCLK和RCLK错误！未指定书签。两个信号是互相独立的，所以能够做到输入串行移位与输出锁存互不干扰。芯片的输出端为QA～QH，最高位QH可作为多片74HC595级连应用时，向上一级的级连输出。但因QH受输出锁存器打入控制，所以还从输出锁存器前引出了QH′，作为与移位寄存器完全同步的级连输出。移位寄存和输出锁存的时序波形如图3-6所示：
图3-5 74HC595的管脚及内部结构逻辑图
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图3-6 移位寄存和输出锁存的时序波形图
由74HC595组成的列驱动器示于图3-7中。该图由两片74HC595组成16列的
驱动，由16个行驱动器驱动16行。第一片列驱动器的SER端连接单片机输出的串行列显示数据，其 QH′端连接第二片的SER端，采用这样的方法组成两片的级连。两片相应的SRCLK、SRCLR、RCLK端分别并联，作为统一的串行数据移位信号、串行数据清除信号和输出锁存器打入信号。这样的结构，使得各片串行移位能把16列的显示数据依次输入到相应的移位寄存器输出端。移位过程结束之后，控制器输出RCLK打入信号，16列显示数据一起打入相应的输出锁存器。然后选通相应的行，该行的各列就按照显示数据的要求进行显示。
图3-7 显示驱动电路
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3．4 行驱动电路
3．4．1 行驱动芯片74HC154 介绍
译码器是一个多输入、多输出的组合逻辑电路。其功能是将给定的输入码组进行“翻译”，变换成对应的输入信号，对每一种可能的输入组合，使输出通道中相应的一路有信号输出,一个且仅一个输出信号为有效电位。74HC154为变量译码器，也称二进制译码器，它是一种四线—十六线译码器, 译码的输入端有4个，输出端有24=16个，并有两个选通端（使能端），它的管脚形式如图3-8所示，当选通端E1、
E2均为低电平时，译码器处于工作状态，可将地址输入端（A0～A3）的二进制编
码在一个对应的输出端以低电平译出。否则，译码器被禁止，所有的输出端被封锁在高电平。Y0～Y15为译码输出端，输出是低电平有效，即在选通时，每输入一个二进制代码将使对应的一个输出端为低电平，而其它输出端均为高电平的无效信号，也可以说对应的输出端被“译中”。74HC154译码器的真值表如表3．2所示：
图3-8 74HC154管脚图
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表
3．2 74HC154译码器的真值表
从真值表可知，每组4个变量输入，在16个输出中只有一个引脚为“0”（且正好与输入代码是一一对应），其余15个全为“1”，这种译码输出称为低电平有效；四线—十六线译码器逻辑形式为：
Y3?A3A2A1A0， Y0?A3A2A1A0，Y1?A3A2A1A0，Y2?A3A2A1A0，Y4?A3A2A1A0，
Y5?A3A2A1A0，Y6?A3A2A1A0，Y7?A3A2A1A0，Y8?A3A2A1A0，Y9?A3A2A1A0，Y10?A3A2A1A0，Y11?A3A2A1A0，Y12?A3A2A1A0，Y13?A3A2A1A0，Y14?A3A2A1A0，Y15?A3A2A1A0。
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