?
C. 模块端口声明了模块的输入输出口，格式为：module?模块名（port1;?port?2;?
port3……）;?
D. 模块的端口是它与其它模块联系端口的标识?
9. 下列关于Verilog?HDL语言模块的内容说法错误的是（???）。?
A. 模块的内容包括：I/O说明，内部信号声明和功能定义?B. I/O说明也可以写在端口声明语句里?
C. 内部信号声明是在模块内用到的和端口有关的wire类型变量的声明?
10. 下列不属于在模块中产生逻辑的方法是（???）。?
A. 用“assign”声明语句?B. 用实例元件?C. 用“always”块?D. 用“initial”块?
11. 下列模块的例化正确的是（???）。?
A. Mydesign?design(sin(sin),?sout(sout));?????????????B. Mydesign?design(.sin(sin),?.sout(sout));?
D. Mydesign?design(.sin(sin);?.sout(sout));?
12. 下列关于Verilog?HDL语言中模块的例化说法错误的是（???）。?
A. 在引用模块时，有些信号要被输入到引用模块中，有些信号要从引用模块中输
出?
FPGA嵌B. 在引用模块时，必须严格按照模块定义的端口顺序来连接?
C. 在引用模块时可以用“.”符号，表明原模块是定义时规定的端口名，用端口
名和被引用模块的端口相对应，提高程序的可读性和可移植性?
D. 在语句“Mydesign?design(?.port1(?port1),?.port2?(port2));”中，被引用的模块为
Mydesign模块?
13. 不属于Verilog?HDL中合法标识符的是（???）。?
A. 1_count?B. _count?C. count?D. count_1?
14. 下列Verilog?HDL的标识符无语法错误的是（???）。?
A. 1_R1_R2?B. COUNT?
?
入式C. Mydesign?design(.sin(sin),?.sout(sout););???????????
应用3级D. 模块内最重要的部分是逻辑功能定义部分，有3种方法可在模块内产生逻辑?
?
C. 5five$?D. $54RS?
15. 下列符号中属于Verilog?HDL语言中可以扩展至多行的注释符是（???）。?
A. /.../?B. //...//?C. /*...*/?D. #...#?
?begin:??reg[7:0]?tem;??/*count?=?0;??tem?=?rega;*/??while(tem)??begin?
?if(tem[0])??count?=?count?+1;??tem?=?tem?>>1;??end??end?
A. reg[7:0]?tem;?B. count?=?0;?
C. tem=rega;?
FPGA嵌D. count?=?0;?tem?=?rega;?
17. 下列关于Verilog?HDL语言中逻辑数值的说法错误的是（???）。?
A. Verilog?HDL语言中有下列四种基本的值：0、1、X、Z。?
B. 在门的输入或一个表达式中的为“Z”的值通常解释成“X”，且x值和z值区
分大小写。?
C. Verilog?HDL中的四种基本值的解释都内置于语言中，如一个为z的值总是意味
着高阻抗，一个为0的值通常是指逻辑0。?
D. Verilog?HDL中的常量是由四种基本值组成的。?
18. 下列关于Verilog?HDL语言中逻辑数值“x”和“z”的说法错误的是（???）。?
A. 在数字电路中，x代表不定值，z代表高阻值。?
B. x可以用来定义十六进制数的4位二进制数的状态，八进制数的3位，二进制
数的1位。?
C. z的表示方式同x类似，z还有一种表达方式是可以写作“？”。?
?
入式应用3级16. 下列Verlag?HDL程序块中，对功能实现不起作用的语句是（???）。?
?
D. ?“4'?b101z”表示位宽为4的二进制数，从低位数起第4位为高阻值。?19. 下列关于Verilog?HDL语言中常量说法错误的是（???）。?
A. 当常量不说明位数时，默认值是16位，每个字母用8位的ASCII值表示。?B. Verilog?HDL中有三种类型的常量：整型、实数型、字符串型。?
C. 下划线符号“_”可以用在整数或实数中，它们就数量本身没有意义，但下划
线符号不能用作首字符。?
D. 字符串是双引号内的字符序列，字符串不能分成多行书写。?
A. 4'D2?4位十进制数?B. 4'D‐4?4位十进制数?C. ?(2+3)'b10?五位二进制数?D. 32?十六进制数?
21. 下列关于Verilog?HDL语言中参数型说法错误的是（???）。?
A. 在Verilog?HDL中用parameter来定义常量，即用parameter来定义一个标识符
代表一个常量，称为符号常量。?
B. 采用一个标识符代表一个常量可以提高程序的可读性和可维护性。?
句表，在每一赋值语句的左边必须是一个常数表达式。?
D. parameter?型数据是一种常数型的数据，其说明格式为：parameter?参数名1=?
表达式,?参数名2=?表达式,?...?...,?参数名n=?表达式。?
22. 下列Verilog?HDL语言中参数型数据定义错误的是（???）。?
FPGA嵌A. parameter??msb=7;?//定义参数msb为常量7?B. parameter??e=25,?f=29;?//定义两个常数参数?
C. parameter??byte_size=8,?byte_size?‐?1?=?byte_msb;??//用常数表达式赋值?D. parameter??average_delay?=?(r+f)/2;??//用常数表达式赋值?
23. 下列关于Verilog?HDL语言中数据类型综述，说法错误的是（???）。?
A. Verilog?HDL有两大类数据类型：线网类型、寄存器类型。?
B. 线网数据类型表示结构实体之间的物理连接，线网类型的变量不能存储值。?C. 寄存器数据类型的关键字是reg，通过赋值语句可以改变寄存器存储的值，其
作用与改变触发器存储的值相当。?
D. 如果没有驱动元件连接到线网，线网的缺省值为X。?24. 下列关于Verilog?HDL语言中数据类型说法错误的是（???）。?
A. 线网类型数据表示Verilog结构化元件间的物理连线，它的值由驱动元件的值
决定。?
?
入式C. parameter是参数型数据的确认符，确认符后跟着一个用逗号分隔开的赋值语
应用3级20. 下列Verilog?HDL常量说法正确的是（???）。?
?
B. 寄存器数据类型表示一个抽象的数据存储单元，它只能在always语句中被赋
值。?
C. 线网类型数据包含不同种类的线网子类型，如：wire型、tri型等。?D. Verilog?HDL中存在5种不同的寄存器类型：reg型、integer型、time型、real
型和realtime型?
25. 下列关于Verilog?HDL语言中线网类型数据说法错误的是（???）。?
A. 线网类型数据表示Verilog结构化元件间的物理连线，它的值由驱动元件的值
B. 简单的线网类型说明语法为：net_kind?[msb:lsb]?net1,?net2,?...?,netn;?其中
net_kind是线网类型名，msb和lsb是用于定义线网范围的常量表达式。?
C. 当一个线网有多个驱动器时，即对一个线网有多个赋值时，不同的线网产生的
D. wire型数据常用来表示以assign关键字指定的组合逻辑信号，Verilog程序模
块中输入、输出信号类型默认时自动定义为wire型。?
26. 下列关于Verilog?HDL语言中线网类型数据说法错误的是（???）。?
A. 在进行线网类型数据说明时，如果没有定义线网的范围，缺省的线网类型为1
B. 在Verilog?HDL中，有可能不必声明某种线网类型，在这种情况下，缺省线网
类型为8位线网。?
C. 用于连接单元的连线是最常见的线网类型，连线与三态线网语法和语义一致，
三态线可以用于描述多个驱动源驱动同一根线的线网类型。?
FPGA嵌D. 线网数据类型包含不同种类的线网子类型，如：wire、tri、wor、trior等。?
27. 下列关于Verilog?HDL语言中寄存器类型数据说法错误的是（???）。?
A. 寄存器类型数据表示一个抽象的数据存储单元，它只能在always语句中被赋
值，寄存器类型的变量具有X的缺省值。?
B. 寄存器类型数据有5种不同的寄存器类型：reg型、integer型、time型、real
型和realtime型。?
C. 寄存器可以取任意长度，寄存器中的值通常被解释为无符号数。?D. 寄存器数据类型reg是最常见的数据类型，使用保留字reg加以说明。?
28. 下列Verilog?HDL语言中寄存器类型数据定义与注释矛盾的是（???）。?
A. reg?[3:0]?sat????//sat为4位寄存器?B. reg?cnt?????//cnt为1位寄存器?
C. reg?[0:3]?mymem?[0:63]?//mymem为64个4位寄存器的数组?D. reg?[1:5]?dig????//dig为4位寄存器?
?
入式位。?
应用行为相同。?
3级决定，如果没有驱动元件连接到线网，线网缺省值为z。?
?
29. 下列关于非阻塞赋值运算方式（如b<=a;）说法错误的是（???）。?
A. 块结束后才完成赋值操作?B. b的值立刻改变?
C. 在编写可综合模块时是一种比较常用的赋值方式?
D. 非阻塞赋值符“<=”与小于等于符“<=”意义完全不同，前者用于赋值操作，
后者是关系运算符，用于比较大小。?
30. 下列关于阻塞赋值运算方式（如b=a;）说法错误的是（???）。?
B. b的值在赋值语句执行完后立刻就改变的?
C. 在沿触发的always块中使用时，综合后可能会产生意想不到的结果?D. 在“always”模块中的reg型信号都采用此赋值方式?31. 下列不属于Verilog?HDL算术运算符的是（???）。?
A. +??????B. ‐?C. %??????D. =?
A. 进行取模运算时，结果值的符号位采用模运算式中第二个数的符号位?B. 在除法运算中，结果要略去小数部分，保留整数部分?
C. 在进行算术运算操作时，如果某一操作数中有不确定的值x，则整个结果也为
不定值x?
FPGA嵌D. 在Verilog?HDL语言中，算术运算符又称为二进制运算符?
33. 下列关于Verilog?HDL语言中逻辑运算符说法错误的是（???）。?
A. Verilog?HDL语言中逻辑运算符全为二目运算符?
B. 逻辑运算符中“&&”和“||”的优先级低于关系运算符，“!”高于算术运算
符?
C. Verilog?HDL语言中逻辑运算符包括“&&”，“||”和“!”?
D. 为提高程序的可读性，明确表达各运算符间的运算关系，可使用括号?
34. 逻辑操作符&&的功能是（???）。?
A. 与???B. 或???C. 非???D. 异或?
35. 在进行关系运算时，如果声明的关系是假的，则返回值是（???）。?
?
入式32. 下列关于Verilog?HDL语言中基本的算术运算符说法错误的是（???）。?
应用3级A. 赋值语句执行完后，块才结束?