?
A. 1??????B. 不定值?C. 0??????D. 不返回?
36. 下列关于Verilog?HDL语言中关系运算符说法错误的是（???）。?
A. Verilog?HDL语言中关系运算符共有4种，即“<”，“>”，“<=”和“>=”?B. 进行关系运算时，返回值只能是1或0?
D. 语句“a 37. 在下列Verilog?HDL运算符中，属于三目运算符的是（???）。? A. &&??????B. ！==?C. ？：?????D. ===? 38. 当a?<0时，s的值是（???）。?assign?s?=?(a?>=2?)???1?:?(a? A. 0???B. 1????C. 2????D. 其他? 39. 下列关于Verilog?HDL语言的位运算符说法错误的是（???）。? FPGA嵌A. 位运算符中除了“~”是单目运算符以外，均为二目运算符。?B. 位运算符中的二目运算符要求对两个操作数的相应位进行运算操作。?C. 不同长度的数据进行位运算时，系统会自动地将两者按左端对齐，位数少的操 作数会在相应的高位用0填满，以使两个操作数按位进行操作。? D. Verilog?HDL提供了取反，按位与，按位或等5种位运算符。? 40. 执行语句“rega='?b1010;?rega=~?rega;”后，rega的值是（???）。? A. '?b1010? B. '?b0101? C. '?b0000?D. '?b0001? 41. 在Verilog?HDL语言中的位拼接运算符是（???）。? A. {?}????????B. ? ? 入式应用3级C. 所有关系运算符优先级相同，均低于算术运算符的优先级? ? C. ?(?)?????????D. '?'? 42. 下列关于Verilog?HDL语言中拼接运算符说法错误的是（???）。? A. 拼接运算符可以将两个或多个数的某些位拼接起来进行运算操作? B. 拼接运算符的使用方法为：{信号1的某几位，信号2的某几位，…信号n的 某几位}? C. 拼接表达式“{a,?b[3:0],?w,?3’b101}”等同于拼接表达式“{a,?b[3],?b[2],?b[1],?b[0],? D. 拼接表达式中可以存在没有指明位数的信号?43. 有如下的模块：? ?module?shift;??reg[3:0]?start,?result;??initial;???begin;??start??=?1;??result?=?(start<<2);??end??endmodule? 程序运行完毕，result的值是（???）。?A. 4'?b0100??????B. 4'?b0010? FPGA嵌C. 6'?b010000??????D. 4'?b0000? 44. 下列关于Verilog?HDL语言中移位运算符说法错误的是（???）。? A. 在Verilog?HDL语言中有两种移位运算符：“<<”（左移位运算符）和“>>”（右 移位运算符）? B. 移位运算符的使用方法是：“a>>n”或“a< 表要移几位? C. 两种移位运算符都用0来填补移出的空位? D. 如果不限定数值的位数，则表达式“4’?b1001>>1”的值为“5’?b01001”?45. 程序段如下：wire?[3:0]?B;???reg?C;? ?assign?B?=?4'?b1010;??C=&B;? ? 入式应用3级w,?1’b1,?1’b0,?1’b1}”? ? 则C的值是（???）。? A. 4'?b1010???????B. 4'?b0000?C. 1'?b1????????D. 1'?b0? 46. 一元运算符是（???）。? A. 单目运算符????? C. 三目运算符?????D. 无操作数? 47. 下列关于信号电平事件的控制说法错误的是（???）。? B. 电平敏感事件控制的形式为：wait?（condition）?procedural_statement。?C. 过称语句只有在条件为真时才执行，否则执行后续语句。?D. 过程语句是可选的。? 48. Verilog?HDL程序段如下，说法错误的是（???）。? ?sum?=?0;??wait(dataready)??data?=?bus;??wait?(preset);? FPGA嵌A. 在第一条语句中，只有当sum的值大于22时，才对sum清零。? B. 在第二条语句中，只有当dataready为真，即dataready值为1时，将bus赋 给data。? C. 最后一条语句表示延迟至preset变为真（值为1）时，其后续语句方可继续执 行。? D. 三条wait语句为顺序执行。? 49. 下列关于信号跳变沿事件的控制说法错误的是（???）。? A. 带有事件控制的过程语句的执行，需等到指定事件发生。? B. 跳变沿触发事件的控制方式可以为：@?event?procedural_statement，例如： “always?@（posedge?clock）?curr_state?=?next_state;”。?C. 如果指定的事件未发生，则跳过过程语句，执行后续语句。? D. 事件之间也能够相或以表明“如果有任何事件发生”，例如：@（posedge?clear? or?negedge?reset）。? ? 入式?wait?(sum?>?22)? 应用A. 在电平敏感事件控制中，过程语句一直延迟到条件变为真后才执行。? 3级B. 双目运算符? ? 50. Verilog?HDL程序块如下，说法错误的是（???）。??begin? ?@（negedge?reset?）?count?=?0;??@?cla??zoo?=?foo;??end? A. 在第二条语句中，赋值语句只在reset上的负沿执行。? C. 当cla的值发生变化时，foo的值被赋给zoo。? D. 第一次执行程序时，如果negedge?reset事件未发生，则跳过“count?=?0”执行 后续语句。? 51. 下列程序段无语法错误的是（???）。? A. if?(?a>b)??out1?=?int1??else??out1?=?int2? B. if?(a>b)??out1?=?int1;??else??out1?=?int2? C. if?(a>b)?out1=?int1;? FPGA嵌?else??if?(?a==b?)?;?{out1?=?int?2;}??else?????out1?=?int?3;? D. if(a>b)? ?begin? ?out1<=int1;??out2<=int2;??end? 52. 下面语句中，信号a会被综合成（???）。? ?reg?[5:0]?a;? ?always?@(posedge?clk)????if?(ss>10)???????a?<=?20;??else?if?(ss?>?15)? ? 入式应用3级B. 第三条语句中，当cla上有事件发生时，foo的值被赋给zoo。? ? ?????a?<=?30;? A. 寄存器???B. 锁存器???C. 连线资源???D. 其他?53. 程序段如下：??reg?[3:0]?result;? ?16?'?d0:?result?=?4?'?b1000;??16?'?d1:?result?=?4?'?b1001;??16?'?d2:?result?=?4?'?b1010;??16?'?d3:?result?=?4?'?b1011;??default:?result?=?4?'?b0000;??endcase? 如果rega的值为16?'?b2，则运行程序段后result的值是（???）。? A. 4?'?b1010???????B. 4?'?b1011?C. 4?'?b0000???????D. 4?'?b1000? 54. 下列有关Verilog?HDL语言中case语句的说法，错误的是（???）。? A. case括弧内的表达式称为控制表达式，case分支项中的表达式称为分支表达 FPGA嵌式。? B. 当控制表达式的值与分支表达式的值相等时，就执行分支表达式后面的语句。?C. 如果所有的分支表达式的值都没有与控制表达式的值相匹配，就执行default 后面的语句。? D. case语句所有表达式的值的位宽不要求完全相等。? 55. 下列程序段中无锁存器的是（???）。? A. always?@?(al?or?d)? ?begin? ?if(al)??q<=?d;??end? B. always?@?(al?or?d)??begin??if(al)???q<=d;? ? 入式应用3级?case(?rega)?