CLB/Slice的资源配置
2015年8月13日 22:20
一个CLB中的逻辑资源：
Distribute RAM、Shift Registers只有SLICEM有。 Arithmetic and Carry Chains只有SLICEL、SLICEM有。
Spartan-6系列FPGA的逻辑资源表：
6输入LUT/逻辑单元=1.6
Look-Up Table(LUT)
2015年8月14日 09:22
Spartan-6系列FPGA的逻辑函数生成器即6输入查找表（LUT），每个slice有4个。 一个LUT有：6个独立的输入端（A1-A6），2个独立的输出端（O5-O6）。
每个6输入LUT可以用作 1个任意6输入布尔函数 2个任意5输入布尔函数 输入端口 A6被软件拉高，输入相同 输出端口 O6 O5、O6 传输时延 与实现的函数无关 与实现的函数无关 LUT的输出去向
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LUT6链接的简单示意图：
SLICEL、SLICEM有3个多路复用器：F7AMUX、F7BMUX、F8MUX，这些多路复用器用来将4个LUT组合成7、8输入的函数。
无论是在1个CLB内或是两个slice之间，slice之间没有直连路径来实现大于8输入的函数生成器，但是CLB的输出可以通过交换矩阵路由到CLB的输入端。
存储元件
2015年8月14日 10:46
每个slice有8个存储元件
4个可以配置成D型边缘触发器（寄存器） or 电平敏感锁存器
配置为D触发器时
触发器的D端口，可以由LUT的O6输出端口通过AFFMUX、BFFMUX、
CFFMUX、DFFMUX来驱动，也可由slice的输入端口AX、BX、CX、DX绕过LUT来驱动。
配置为锁存器时
当clk为低电平是，锁存器是透明的。
另外4个只能配置成D型边缘触发器（寄存器）
D端口可以由LUT的O5输出端口来驱动。
当上面的4个存储单元被配置为锁存器时，这4个存储单元将无法使用。
clock (CLK)、clock enable (CE)、set/reset (SR)，这三个控制信号在1个slice中是共用的。