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弗结构，包含一条程序总线、三条数据总线和四条地址总线，具有高度的并行性。CPU主要包括40bit的算术逻辑单元ALU、累加器ACC、乘累加单元MAC、移动寄存器以及寻址单元等。存储器包括片内ROM和RAM。片内外设与专用硬件电路包括片内外各种类型的串口、8bit并行主机接口、可编程定时器、时钟发生器、锁相环以及各种控制电路。
TMS320C5410结构的建立主要围绕着8条16位的总线展开的。这8条总线包括4条程序或数据总线和4条地址总线。它们的作用是：
1. 程序总线(PB)传送由程序存储器取出的指令操作码及立即数；
2. 3条数据总线(CB、DB和EB)与不同的单元相连，如CPU、数据地址发生逻辑、程序地址发生逻辑、片内外围部件及数据存储器等，其中CB总线和DB总线传送从数据存储器读的数据，EB总线传送被写入存储器的数据；
3. 4条地址总线(PAB、CAB、DAB、EAB)传送执行指令所需地址。 TMS320C5410利用辅助寄存器算术单元(ARAU0和ARAU1)可在每个周期产生两个数据存储地址。PB总线可将程序空间的操作数据(如共享表格)送至乘法器/加法器，以进行乘法/累加操作；或送至数据空间的目的地址以执行数据移动指令。这一特性与一个机器周期可实现寻址两次的存储器——双操作RAM(Dual Access RAM，DARAM)相结合，支持像．FIRS等单周期、3操作数指令的执行。
TMS320C5410还有供与片内外设器件通信的片内双向总线，这一总线通过CPU接口内的总线交换器与DB总线和EB相连。
如图5-4，为TMS320C5410芯片的引脚图。
图5-4 TMS320C5410芯片引脚图
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（1） 地址与数据信号引脚 表 5.1 A22-AO O/Z 并行地址总线A22—A0，用于寻址片外数据/程序存储器及I/O。A15—A0在保持模式下或EMU1/OFF为低电平时呈高阻态。A22—A16用于扩展程序存储器寻址。另外数据总线具有总线保持的特性。 D15—D0 I/O/Z 并行数据总线D15—D0，用于在CPU内核和片外数据/程序存储器或I/O器件之间传递数据。当没有输出或者当RS或HOLD起作用时，D15—D0 呈高阻；EMU1/OFF为低时，也呈高阻。数据总线具有总线保持的特性。 （2） 初始化、中断和复位操作引脚 表5.2 O/Z 中断响应信号，说明芯片收到了一个中断，程序计数器将定位 LACK于由A15-0所指定的中断向量单元。当EMU1/OFF为低时，该信号为高阻态。 I 外部用户中断输入。它们具有优先权，能通过中断屏蔽寄存器INT0 INT1 和中断方式位屏蔽。另外，INT0-3能通过中断标志寄存器复位。 INT2 INT3 NMI I I 非屏蔽中断。NMI是一个不能通过INTM或IMR方式屏蔽的外部中断。当有NMI中断来时，处理器转移到相应的向量单元。 复位输入。RS使DSP终止执行，并使程序计数器指向OFF80H。当RS置为高电平，就从程序存储器的OFF80H 处开始执行。RS会影响各种寄存器和状态位。 微处理器/微计算机方式选择引脚。如果复位时该信号为低(微计算机方式)，那么内部程序ROM将映射到程序存储器空间的前28K。在微处理器方式中，DSP将访问片外存储器和其相应的地址，而不是片内程序ROM。 I/O电平选择。对于5-V操作，当CNT下拉至低电平，所有的输入输出电平TTL兼容的。对于3-V操作则是CMOS兼容的I/O接口电平。 RS MP/MC I CNT I （3） 多处理信号引脚 表5.3 ___ I BIO XF O/Z 转移控制输入,当BIO为低时，则执行一个条件转移指令。XC指令在流水作业的译码时采样BIO，其余指令则在流水的读指令时采样BIO。 外部标志输出(软件可控信号)。XF可由指令RSBX和SSBX，或写ST1状态寄存器来使该信号变为高或低。XF可用于在多处理器结构中相互通信，也可作通用输出脚。 （4） 存储器控制信号引脚 表5.4 O/Z 数据、程序、I/O空间选择信号。DS，PS和IS除非与一个特DS PS 定的外部空间通信时置为低，其他时候总为高。有效期与有效 第３０页 IS MSTRB READY O/Z 地址对应。在保持方式或EMU1/OFF为低时进入高阻态； 存储器选通信号。通常为高，只有在外部总线访问片外数据或程序存储器时才为低。在保持方式或EMU1/OFF为低时，MSTRB呈高阻态； 数据准备好输入。说明一个外设正准备好对数据进行传输。如果该外设未准备好，则处理器将等待一个周期再检查READY信号； 读/写信号。表明在与外设通信时的传递方向。在保持方式或EMU1/OFF为低时，信号呈高阻态； I/O选 通信号。通常为高，除非外部总线访问一个I/O设备时才为低。IOSTRB在保持方式或EMU1/OFF为低时，呈高阻态； 保持输入。该信号用于请求对地址、数据和控制线的控制。当收到54X芯片的响应时，地址、数据和控制线进入高阻态； HOLD响应信号。对外部电路表明DSP进入保持状态，地址、数据和控制线呈高阻态。允许外部电路访问本地存储器HOLDA在EMU1/OFF为低时呈高阻态。 微状态完成信号。当最后一个片内软件等待状态执行时，该信号变为低。它与READY线相连。MSC 后一个片内等待状态完成以后，迫使一个片外等待状态。当EMU1/OFF为低时，MSC呈高阻态。 指令获取信号。当有一条指令在地址总线上寻址时，该信号有效。当EMU1/OFF为低时，IAQ呈高阻态。 I R/W IOSTRB O/Z O/Z I HOLD HOLDA O/Z MSC O/Z IAQ O/Z （5） 振荡器/定时信号引脚 表5.5 CLKOUT O/Z 主时钟输出信号。该信号周期为CPU的机器周期。CLKOUT同样在EMU1/OFF为低时呈高阻态。 CLKMD1 I 时钟模式片外/片内输入信号。该信号允许选择不同的时钟方CLKMD2 式，如：晶振，外部时钟和各种PLL系数。 CLKMD3 X2/CLKIN I 从晶振到内部振荡器的输入引脚。如果没有使用内部(晶体)振荡器，外部时钟就会输入到使用该引脚的器件中。内部机器周期是由时钟工作方式引脚(CLKMD1，CLKMD2和CLKMD3)决定。 X1 O 内部振荡器到晶振的输出引脚。如果没有使用内部振荡器，X1应该不接。OFF影响X1。 TOUT O 定时器输出。TOUT在片内定时计数器减至0时产生一个脉冲信号。该脉冲为一个时钟周期宽度。TOUT同样在EMU1/OFF为低时呈高阻态。 （6） 缓冲串口1信号引脚 表5.6BCLKR0 I 接收时钟。输入的外部时钟用于数据从数据接收引脚(DR)到缓BCLKR1 冲串口接收移位寄存器(RSRS)的时序控制。在缓冲串口传递期 第３１页 BCLKX0 BCLKX1 I/O/ BDR0 I BDR1 （7） 串口0和串口1信号引脚 表5.7 CLKR0 I 接收时钟。用于从数据接收(DR)引脚到串口接收移位寄存器CLKR1 (RSR)的时序控制。在串口传送期间，该信号必须有效。如果没有使用串口，CLKR0-1可以作为一个输入通过SPC寄存器的IN1位被采样。 CLKX0 I/O/Z 发送时钟。用于从串口发送移位寄存器到数据发送(DX)引脚的CLKX1 时序控制。如果串口控制寄存器中的MCM清0，CLKC可作为输入。如果没有使用串口，CLKX可以作为一个输入通过SPC寄存器的IN1位进行采样。CLKX0,CLKX1当EMU1/OFF为低时呈高阻态。 DR0 I 串行数据接收输入。串行数据经由DR在RSR中接收。 DR1 DX0 O/Z 串口发送输出。串行数据经由DX从XSR发送。当没有发送数据DX1 或EMU1/OFF为低时，DX0、DX1呈高阻态。 FSR0 I 用于接收的输入的帧同步脉冲。FSR脉冲下降沿将初始化一个数FSR1 据接收过程，同时启动RSR的时钟。 FSX0 I/O/Z 用于发送的可输入/输出的帧同步脉冲。FSX脉冲的下降沿将初ESX1 始化一个数据发送过程，同时启动XSR的时钟。复位后，FSX的缺省工作状态是作为输入。当串行控制寄存器中的TXM置为1时，FSX0 和FSX1可以通过软件被选择作为输出，当EMU1/OFF为低时，该引脚呈高阻态。 （8） TDM串口信号引脚 表5.8 TCLKR I TDM接收时钟输入。 TDR I TDM串行数据接收输入。 TFSR/TADD I/O TDM接收帧同步或YDM地址 TCLKX I/O/Z TDM发送时钟。 TDX O/Z TDM串行数据发送输出。 TFSX/TFRM I/O/Z TDM发送帧同步 5.3.3 DSP控制电路设计
一个DSP的应用系统，既可以是独立的DSP应用系统，也可以是有普通MPU一起构成的主从系统。一般说来，常规的DSP应用系统都具有图 5-5所示的结构。对于一个DSP应
间，必须有该信号。如果没有使用缓冲串口，可以把BCLKR0-1作为一个输入通过SPC寄存器的IN0位进行采样。 发送时钟。该信号用于数据从串口发送移位寄存器(XSR)到数据发送引脚的时序控制。如果串口移位寄存器的MCM位清0了，可以把BCLKX作为一个输入。如果没有使用缓冲串口，BCLKX可以作为一个输入通过SPC寄存器的IN0位被采样。BCLKX0-1当EMU1/OFF为低时呈高阻态。 可缓冲的串行数据输入。串行数据由BDR0/BDR1在RSR中接收。 第３２页
用系统，其硬件设计主要有如下几个部分：(1)复位电路；(2)时钟电路； (3)外部存储器与并行I/O接口电路 ；(4)接串行I/O口电路；(5)BOOT设计。对于DSP的主从应用系统，则还要考虑主从微处理器之间的通信接口问题。
主机/用户接口模拟输入DSP模拟输出RAMEPROM图5-5 DSP应用系统原理框图
仿真接口
在设计5410系列DSP的应用系统时，可以采用如图5-6所示的DSP的电路框图。下面分别介绍DSP的接口设计。
D（15-0）A（15-0）__ PS__DS__ IS ____ R/W_______ MSTRB_______IOSTRBREADY____IAQ____MSC___RSX1X2/CLKIN时钟系统控制CLKOUTCLKMD(1-3)_______MP/MCCNT______HOLD_______HOLDA____NMI_______INT(0-3)_____IACKXF___BIO_____TOUTCLKX0DX0____FXS0CLKR0DR0____FSR0CLKX1DX1____FSX1______CLKR1DR1____FSR1串口 0外部DMA接口外部中断接口数据/地址总线和控制信号外部标志复位串口 1
图5-6 DSP应用系统的原理框图