模拟腕表电路PMD703芯片设计
第二章 逻辑提取及版图设计流程和方法
在集成电路设计的流程中，逻辑提取和版图设计是两个重要的环节；逻辑提取是指在我们要参考的同类产品的照片上，采用NetEditor系列软件，把元器件、连接关系一一提取出来；集成电路的版图设计是根据电子电路性能的要求和制造工艺水平，按照一定的规则，将电子线路图设计成为光刻掩膜版图。本章具体介绍逻辑提取和版图设计的流程和方法。 2.1 逻辑提取流程和方法
使用NetEditor软件进行逻辑网表提取主要是为了参考同类电路的设计，这样可以节约时间、人力、物力以及财力等方面的消耗，并且能在同类电路基础上进行更好的优化，来达到我们更好更快地设计此电路的目的。
利用宜硕NetEditor网表提取软件进行线网和单元的提取，并进行ERC验证和网表对比，在CADENCE中创建单元，再将网表信息和单元信息导入CADENCE中。 2.1.1 线网的提取
线网提取的具体步骤包括： 一、新建工程：
打开NetEditor编辑软件—新建项目，在新建项目属性窗口中填写所需建立的工程名称和图像库。 二、新建主宏单元：
? 缩小图像至合适比例，点击工具栏上
下图2.1.1-1所示：
按钮，框选单元定位所在区域，如
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江苏信息职业技术学院毕业设计（论文）
图 2.1.1-1 主宏单元建立
? 在弹出的“工具选项”对话框中点击“新建宏单元”，然后在将弹出的“单
元属性”对话框中点击“保存”即可，如下图所示。在“单元属性”对话框中可以修改其Name属性，本例中其Name属性为wj1。
注：主宏单元是顶层单元，对应整个芯片的工作区。建立主宏单元的目地是将以后的操作都限定在主宏单元内部，包括宏单元（功能模块）和符号单元（元器件）的建立。
三、功能模块(宏单元)划分： ? 首先打开wj1主宏单元
? 在主宏单元中建立宏单元。 宏单元划分方法和主宏单元建立的步骤一样。 ? 完成宏单元的建立。
如：在wj1主宏单元中建立sjx,sjx1,wj,hf,zcx五个宏单元。如下图2.1.1-2所示：
sjx sjx1 zcx wj hf 主宏单元边 图 2.1.1-2 功能模块划分
四、网表提取：
1、在各功能模块内部定义符号单元（元器件） 步骤：点击工具栏上图2.1.1-3所示：
按钮，框选需建立的单元区域，如白色方框所示，如下
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图 2.1.1-3 符号单元定义
在弹出的“工具选项”对话框中点击“新建符号单元”，然后在将弹出的“单元属性”对话框中编辑单元属性，最后保存。如下图2.1.1-4所示，Name ：inv_40_20(inv_pMOS宽_nMOS宽)；默认方向：top；描述：会在选择外部库之后自动生成；引用外部库 library：sample，Cell： inv。
图 2.1.1-4 单元属性选择
注1：这里的sample库是NetEditor自带的。如果遇到该库中没有的单元，如dff，在NetEditor建这个单元，命名一下，不调用库；编辑后保存就可以；另外需要在CADENCE中自建Schematic 和Symbol；具体步骤为： 1）、将NetEditor自带的sample库导入CADENCE；
2）、在刚导入的Sample库中，针对没有的单元新建Schematic和Symbol格式。 3）、将CADENCE里面新建的库导出。 4）、利用Xftp软件将.out文件移到桌面； 5）将.out文件导入到NetEditor中。
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其中Sample：数字逻辑为引用库；Analoglib为模拟逻辑引用库；Basic库主要是针对vdd和gnd。
注2：采用以上步骤是因为一开始没有考虑到会有NetEditor中没有的单元，因此不得不采取的一个补救办法，以后新项目遇到这种问题可以采取另一种方法，具体步骤为：
1）、把CADENCE自带的sample库、Basic库、AnalogLib库一次性导入NetEditor； 2）、等全部提完后，针对以上库中没有的单元在CADENCE中全部建好Schematic、Symbol，然后单独建一个库，在这个库中建一个TOP单元，调用这些子单元，然后写出edif；
3）、把上面这个补充单元库导入NetEditor； 2、编辑符号单元：
在弹出如下图2.1.1-5所示窗口时，点击“是”，进入编辑符号单元状态。进入编辑状态后，出现紫色的单元框，则可以移动引脚到合适的位置。最后单击保存按钮，保存并退出编辑状态。
图 2.1.1-5 编辑符号单元
3、线网连接
认清连接关系，将单元的引脚连接到合适的位置，形成一个完整的网表。
2.1.2 电学规则检查（ERC验证）
? 每个功能模块的网表提取过后，需要进行电学规则检查。经过电学规则检查，
可以基本消除电路中包括引用名、物理和逻辑等的错误。 ? “工具”→“检查设计规则”，则出现如下图2.1.2-1所示对话框：
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图 2.1.2-1 设计规则检查
在上图2.1.2-1所示对话框中勾选待检查的项目，然后点击按钮“检查”。检查结束后，将在输出栏中显示出错的网表。跟以往操作一样，按Tab 键即可定位到出错的位置。
2.1.3 网表数据对比（SVS）
为了提高提取网表数据的准确度，我们一般会进行两次或多次网表数据的提
取，然后进行单元级的网表数据的对比（SVS ），以发现连线错误。两次或多次网表的提取应该基本相同的引用单元数据，然后分别连线提取。 2.1.4 网表导出
1、从NetEditor 中出Edif 格式的网表数据文件
1）、各个功能模块的网表提取完毕，可以导出网表到CADENCE设计软件中进行再设计。目前系统支持 Ve r i l o g、Edif200 格式的网表导出。 2）、点击工具菜单下的“导出网表”，将弹出如下图2.1.4-1所示对话框：
图 2.1.4-1 网表导出
3）、在导出过程中，NetEditor将导出信息显示在输出窗口中，如下图2.1.4-2
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