江苏信息职业技术学院毕业设计（论文）
*************************************************************************** */N* DRACULA (REV. 4.9.06-2006 / LINUX /GENDATE: 7-JUN/2006 )
*** ( Copyright 1995, Cadence ) ***
*/N* EXEC TIME =17:29:06 DATE = 5-DEC-2012 HOSTNAME = localhos **************************************************************************
INDISK PRIMARY CELL : TOP1
*********** LVSNET SUMMARY REPORT *********** WEFFECT VALUE= 5.0000000
******* REDUCE (LAYOUT) SUMMARY REPORT ******* ******* STATISTICS BEFORE REDUCE ****
MOS BJT RES DIODE CAP UND BOX CELL LDD 621 0 0 3 0 0 0 0 0 OPTION TO SMASH SERIES RESISTORS (SAME SUBTYPES) IS -- ON OPTION TO SMASH SERIES CAPCITORS IS -- OFF OPTION TO SMASH PARALLEL DEVICES IS -- ON
OPTION TO CONSTRUCT MOS PARALLEL/SERIES STRUCTURES IS -- ON OPTION TO SMASH PSEUDO PARALLEL DEVICES IS -- ON OPTION TO FORM CMOS GATES IS -- ON
OPTION TO EXTRACT SUBSTRATE NODES OF GATES IS -- OFF OPTION TO FORM DRAMS IS -- OFF OPTION TO FORM SRAMS IS -- OFF
******* STATISTICS AFTER REDUCE ****
MOS BJT RES INV DIODE CAP SDWI PDWI SUPI 267 0 0 54 3 0 2 0 0 PUPI SDW PDW SUP PUP AND OR AOI NAND 0 4 2 17 1 0 0 0 8 NOR OAI UND BOX CELL LDD SMID PMID MOSCAP 28 0 0 0 0 0 0 0 14 DRAM SRAM 0 0
*/W* WARNING :: SOFT-CONNECTING MULTIPLE NODES IN UPPER LAYERS TO ONE POLYGON REGION IN: BULK
*/I* # OF REGIONS MULTIPLE SOFT-CONNECTED = 1 */I* PLEASE REFER TO .ERC FILE FOR DETAIL
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模拟腕表电路PMD703芯片设计
***************** LVS REPORT ***************** DATE : 5-DEC-2012 TIME : 17:29:36
PRINTLINE = 1000 WPERCENT(MOS) = 5.000 % LPERCENT(MOS) = 5.000 %
MOS W/L RATIO CHECK: W/LPER= 10.000 % CAPACITOR VALUE CHECK: CVPER= 1.000 % RESISTOR VALUE CHECK: RVPER= 1.000 %
/*W : SCH. PAD GND! MATCHED TO LAY. PAD GND BY PADTYPE /*W : SCH. PAD VDD! MATCHED TO LAY. PAD VDD BY PADTYPE
1 *************************************************** ********* CORRESPONDENCE NODE PAIRS *********** *************************************************** SCHEMATICS LAYOUT PAD TYPE
GND! 1 GND 7 G VDD! 2 VDD 1 P MOT1 3 MOT1 2 B MOT2 4 MOT2 22 B OSCI 5 OSCI 4 B OSCO 6 OSCO 3 B RESET 7 RESET 136 B ***TOTAL = 7***
NUMBER OF VALID CORRESPONDENCE NODE PAIRS = 5
1 *************************************************** ********** LVS DEVICE MATCH SUMMARY ********** ***************************************************
NUMBER OF UN-MATCHED SCHEMATICS DEVICES = 0 NUMBER OF UN-MATCHED LAYOUT DEVICES = 0 NUMBER OF MATCHED SCHEMATICS DEVICES = 400 NUMBER OF MATCHED LAYOUT DEVICES = 400 1 *************************************************** ********** DISCREPANCY POINTS LISTING ********** ***************************************************
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江苏信息职业技术学院毕业设计（论文）
结束语
本设计基于CADENCE版图设计软件平台，采用1.6微米 CMOS工艺设计。对模拟电路进行了版图设计与验证，其中涉及到了一些器件的摆放问题，尽可能做到最小面积的摆放。
本版图设计根据模拟腕表电路的具体情况，设计出的版图基本达到了指定要求，并通过DRC和LVS，顺利完成了模拟腕表的版图设计与验证。
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模拟腕表电路PMD703芯片设计
致谢
这篇论文到今天圆满完成，其中酸甜苦辣其味无穷，在这期间遇到过很多坎坷，但最终还是得以克服，这使我学到了丰富的专业知识，在即将走进社会大门接受工作岗位之前，能用这么一次锻炼的好机会，我将信心十足的去面对社会的各种挑战。
在这里我要感谢我所在单位的指导老师，在我做毕业设计期间为我提供了很多指导与帮助，对我毕业设计提供了很多宝贵的建议，让我在规定的时间里能够更好的完成设计。感谢您的支持与帮助。
感谢大学三年所有教导我的老师，您的无私的教学使我受益良多。谢谢您！
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江苏信息职业技术学院毕业设计（论文）
参考文献
[1] 毕查德·拉扎维.模拟CMOS集成电路设计[M].陈贵灿，等译.西安：西安交通大学出版社，2003.
[2]Dan Clein.CMOS集成电路——概念、方法与工具.北京：电子工业出版社，2006.20,172.
[3]曾庆贵.集成电路版图设计.第一版.北京：机械工业出版社，2008.90，207—210 [4]成都国微版图资料.版图设计简介.
[5]程未，冯勇建，杨涵.集成电路版图（layout）设计方法与实例[J].现代电子技术，2003,26（3）：7578
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