模拟腕表电路PMD703芯片设计
制所需要的版图。下面就是把常用快捷键列于下表。
快捷键 I Shift+X Shift+B C Shift+V M K Shift+F Shift+M Shift+C U Shift+U R G Shift+左键 Ctrl+左键 Shift+O Backspace F1 F2 F3 命令 调用单元包 进入单元包 推出单元包 复制 粘贴 移动 标尺 消除标尺 合并图形 剪切图形 撤销 重做 绘制矩形 开关引力 加选图形 减选图形 旋转工具 撤销上一点 显示帮助窗口 保存 显示工具的属性 快捷键 Ctrl+A Ctrl+D Shift+F Ctrl+F Ctrl+R F Shift+Z Ctrl+Z Z S p Ctrl+p Q F3 T Esc Tab Delete 6 7 N 命令 全选 取消选择 显示所有层 显示顶层 刷新 显示所有图形 视图缩小两倍 视图放大两倍 视图放大 拉伸 绘制等宽线path 插入pin 显示图形属性 显示工具属性 层切换 取消命令 平移视图 删除 合成单元包 打散单元包 45度对角+正交 表1 快捷键
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江苏信息职业技术学院毕业设计（论文）
2.2.2 版图的验证
在IC设计中，版图设计完成后的下一步骤就是版图验证，版图验证的任务是检查版图中可能存在的错误。版图设计的各种错误可以分成两类。第一类是违反几何规则的错误。在集成电路掩模制造过程中由于制造设备等的分辨能力的限制，要求版图的几何图形满足一定的尺寸要求。为此对每个工艺线都会制定相应的几何设计规则，如果违反这些规则，就会导致芯片无功能或成品率下降。相应的检查工具称为设计规则检查工具（Design Rule Check ,DRC）。第二类是指版图与原理图一致性比较的错误。在版图设计过程中可能出现电路连接性错误和电学性能上的错误。检查此类错误的工具称为LVS工具（Layout Versus Schematic）。在本文中版图验证的描述以DRC和LVS为核心内容，ERC内容在LVS中体现。 一、版图的DRC验证
在集成电路生产过程中，根据工艺水平和成品率要求，给出一组同工艺层和不同工艺层之间几何尺寸的限制作为版图设计时必须遵循的规则，这种规则通常称为版图设计规则。这些规则一般定义了某个图层中的几何图形的最小宽度、最小间距以及不同图层之间的最小延伸距离、最小覆盖距离和最小交叠间距等。（参考：[5]程未，冯勇建，杨涵.集成电路版图（layout）设计方法与实例[J].现代电子技术，2003,26（3）：7578）
电路设计师一般都希望电路设计得尽量紧凑。而工艺工程师却希望是一个高成品率的工艺。设计规则是使他们两者都满意的折中。设计规则是良好的规范文献，他列出了元件（导体、有源区、电阻器等）的最小宽度，相邻部件之间所允许的最小间距，必要的重叠和与给定的工艺相配合的其他尺寸。对于一种工艺，当确定其设计规则时，要考虑的因素有掩膜版的对准、掩膜的非线性、片子的弯曲度、外扩散（横向扩散）、氧化生长剖面、横向刻蚀、光学分辨率以及他们与电路性能和产量的关系。设计规则规定了在掩膜版上每个几何图形如何与彼此有关的另一快掩膜版是的图形水平对准。除了明确指出的不同点以外，所有的规则是指相应几何图形之间的最小间隔。一种设计规则是直接用微米表示最小尺寸，但是即使是最小尺寸相同，不同公司不同工艺流程的设计规则都不同，所以我们在设计之前就得确定使用哪个工艺厂的工艺，以下是介绍1.6微米工艺的设计规则，具体列表如下： well well做电阻条宽 well间距
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MET1 条宽 间距 1.6 1.6 模拟腕表电路PMD703芯片设计
well条宽 pwell包P+与N+ pwell距阱外N+ 有源区（N+与P+） 条宽 p+条宽 间距（同类型） 间距（不同类型） nwell包有源区 有源区最小沟宽 有源区距电阻 孔 大小 间距 多晶孔距有源区 有源区孔距栅 最大有源区包孔 多晶包孔 孔pitch 有源区距孔 表2
二、版图的LVS验证
6 2 3.6 1.2 1.8 2.4 7.2 3.6 1.6 1.2 包孔 孤立孔 最小铝面积 poly 条宽 po有源区多晶间距 场外多晶间距 场外多晶距离有源区 场区多晶距有源区 沟长（包括pMOS&nMOS) 栅出头 有源区包多晶 最小沟宽 对接的源端距栅 场外多晶条宽 0.8 0.8 1.6 1.2 2 1.8 0.8 1.8 & 1.6 2 1.6 0.6 2 1.6*1.6 1.6 1.6 1.6 1.2 0.8 1.6 LVS主要是为了验证逻辑和版图的一致性，具体步骤包括：逻辑（指逻辑网表）和版图数据（指版图GDS）的准备；LVS命令文件的准备；通常这个文件
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也是由加工线提供的；然后执行LVS检查；最后针对逻辑和版图不一致的地方进行修改。（参考：[2]Dan Clein.CMOS集成电路——概念、方法与工具.北京：电子工业出版社，2006.20,172）
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第三章 腕表电路模拟部分版图的实现
3.1 腕表电路模拟部分单元的版图设计 3.1.1 压点的版图设计
集成电路和外部环境之间涉及许多重要的问题。为了使内引线与管芯相连，需要在芯片四周放置大的压焊块（PAD），并将它与电路中的相应节点连接。
压焊块的尺寸与结构是由两方面决定的：可靠性及为内引线键合过程中的偏差留出的余量。压焊块的尺寸通常定义为压焊丝能够连接的最小尺寸，当内引线的直径范围为25~50微米时，最小压焊快的尺寸在70微米*70微米~100微米*100微米之间。压焊快的间距定义为压焊机能够工作的最小间距，相邻两个压焊块之间的距离通常为25微米。
简单的压焊块可能仅仅由最上层金属形成正方形构成，但是这种结构在键合时容易被扯动而剥离。因此每个压焊块一般都是由最上面的两层金属构成，并且他们之间由位于四周的许多通孔相连接。压焊快的金属层是淀积在场区的二氧化硅层上。为了防止压焊过程中的穿通，在制作压焊快时，有时在压焊快金属层的下面还曾加了N阱和多晶层，图中从外向内各层的名称和尺寸是：第一层为intxt层，大小为110微米*110微米；第二层为多晶层，大小为94微米*94微米；第三层为金属层，大小为90微米*90微米；第四层为钝化层，大小为80微米*80微米。因为在芯片表面进行金属淀积和光刻后，形成了金属连线，为了保护芯片表面，必须进行表面钝化，即在表面淀积磷硅玻璃或硼硅玻璃，将硅片表面保护起来。这种钝化材料是不导电的，为了在金属压焊区上进行金丝或硅铝丝的焊接，一般是在金属压焊区上开一个窗口，把窗口内的顿化层去掉，让铝层裸露出来才能进行焊接。Pad层的图形就是在金属压焊区上开个窗口，窗口尺寸通常比压焊区的金属面积小。（参考：[1] 毕查德·拉扎维.模拟CMOS集成电路设计[M].陈贵灿，等译.西安：西安交通大学出版社，2003.）
如下图所示：
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