第二章 虚拟频谱仪硬件电路设计
本较低，而且它的整体性能也相当的不错，它的差分增益误差和相位误差只有0.02%和0.02°，而且在暖机过后，低端失调电压最大只有1.5mV，这样对于后端的误差影响相对较小。其次，对于这组电路的后端放大器AD844，它的成本也是相对较低，而且具有很不错的DC和AC性能；在差分增益和差分相位特性方面也是非常的不错；AD844在较宽的带宽范围下具有低失真、低噪声和低漂移的特性，使得它的输出作为下级的AD转换器的输入非常的合适。在此就选用了AD8066和AD844组成的测量放大器产生差分电路。
根据此经典测量放大器的模型设计了可程控测量放大电路设计如图2-6所示，四组不同的增益通过CD4052的两个控制端A和B来选择，而这组信号主要是通过FPGA内部的逻辑控制电路来实现。
图 2－6测量放大电路图
目前，市场上虽然也有更高精度、低漂移的运算放大器，但对于本测试平台，我综合考虑了性能指标和市场运营成本方面的问题，选用了此类的放大器来实现差分信号。
2.3 A/D转换器的设计
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2.3.1 模数转换器的选择
采集中最重要的模块是模数转换部分，而它的核心又是模数转换器（ADC），它主要是通过对输入的模拟信号进行量化，即把通常的电压信号转换为数字信号，以便送入到计算机做进一步的处理。A/D芯片是这个部分中的核心，所以A/D芯片的选择对方案的设计和系统的调试都有着至关重要的作用。实际上很多虚拟仪器都是结合采集芯片，并充分利用现有的计算机资源，进行数值滤波、频谱分析等，使采集模块有着更广阔的应用领域。随着超大规模集成电路技术的飞速发展和计算机技术在工业领域的广泛运用，A/D转换器的新设计思想和制造技术层出不穷。为满足各种不同的检测和控制任务的需要，大量结构不同、性能各异的A/D转换电路应运而生[8]。
面对市场上众多的ADC，我通过对相关ADC指标的了解并结合设计成本、总体的设计规划以及与以前设计方案相对比之后，决定将原来的8位AD9228[9]换成了现在12位的AD9224[10]作为本采集模块的模数转换器，以此来提高测试的精度，满足我们的测试要求。AD9224是一个高性能，完整的单路ADC，它具有低功耗、12位的分辨率、最高可达40M的转换率。在差分输入结构中，我们自己可以选择不同的输入范围和偏移，这是因为AD9224的信号输入范围要比同类其他ADC的信号输入范围要广，而它的动态性能也相当的不错。它的主要技术指标如下[10]：
? 单通道ADC，采样率为40MSPS ，分辨率12位； ? 低功耗：415mW；
? 采样保持器：单端输入或差分输入都能配置通用的采样保持器； ? 差分非线性误差：?0.33LSB； ? 积分非线性误差：?1.5LSB； ? 信噪比加失真率：68.3dB；
? 差分输入时，通道模拟输入范围 0?Vin； ?AVDD? 5V电源供电兼容3V的逻辑电压； ? 动态范围： 81dB。
在具体的设计中，AD9224的电源供应共有两路，分别是模拟5V，数字3V。通道信号的输入方式采用差分信号输入，这样可以减少信号长距离传输产生的信号串扰。
AD9224使用它内部定时电路的两个时钟沿（见图2－7）来控制AD转换的过
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第二章 虚拟频谱仪硬件电路设计
程。A/D采样模拟输入从时钟输入的上升沿开始。在时钟低电平（下降沿和上升沿时间）时，输入的SHA处于采样模式下；在时钟高电平时，它是保持模式。
图 2－7 AD9224采样时序图 2.3.2 AD转换器的接口设计
A/D转换器接口电路包括两个部分，一部分是与输入信号通道的接口连接，即模拟信号的输入接口；另一部分是与缓存和微控制器的接口连接，即数字量的输出和存储接口。如图2－8所示。
图2－8 AD9224电路连接图
其中AD9224模拟输入范围是通过与外部不同的连接方式来选取灵活的输入信号范围。不同的输入模拟信号如下表2-1所示
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表 2-1 模拟输入范围的参考配置[10] 参考操作模式 内部 内部 内部 外部 （非动态） 外部 （动态） 输入间隔(VINA-VINB) (Vp-p) 2 4 VREF（V） 1 2 连接起点 SENSE SENSE R1 R2 SENSE VREF SENSE VREF EXT.REF. EXT.REF. 连接到 VREF REFCOM VREF和SENSE SENSE和REFCOM AVDD EXT.REF. AVDD AVSS CAPT CAPB [2,4] SPAN=2?VREF [1,2] VREF=(1+R1/R2) 1?SPAN?2.0 CAPT和CAPB 外部驱动 2?SPAN?4 2?SPAN?4 本设计中主要采用的是内部第三种方式，通过变换电阻R1和R2来获得不同的模拟输入，如表2-1所示，可以看到VREF的范围是[1,2]之间，它主要通过R1和R2来决定它的取值范围。公式为：
VREF=（1+R1/R2） （2-4）
如图2-8所示，R1=10k，R2=10k，由公式（2-4）就可得到VREF脚的电压值为2V，因此这个输入信号的幅度范围为4Vp-p,并在脚SENSE和VREF之间并联一个0.1uF的陶瓷电容，以此来稳定整个电路。
图2-8所示电路是一种差分输入模式。其中R14是一个可选电阻，当需要的参考驱动较大时，它可以产生所需的电流。在应用DC耦合的场合，如果需要最优失真性能，图2-8所示的电路应当是最佳选择。这个电路是把两个放大器配置为一个对称单元以形成差分放大器。放大器的差分驱动电路可以把一个以地为参考的2V的单端信号转换为一个以AD的VREF管脚电压为中心的4V的差分信号。单端输入信号接到不同放大器的两个相反信号输入上可以驱动差分放大器，放大器可选用双通道放大器AD8056。双通道放大器AD8056和AD9224用同样的正电源， AD就不会受到过电压的影响。
在设计中，合理的布局是十分重要的，它能够直接阻止噪声耦合到输入信号当中，避免为我们测量带来不必要的麻烦。
因此在使用内部模式的时候，通过连接电容网络来解耦合减噪管脚CAPT和CAPB这组引脚，这组电容网络主要起到了以下三个作用。首先，与内部中的一个参考放大器大频率范围下提供一个低阻抗源以驱动A／D内部电路。其次，为这个内部放大器提供需要的补偿。其三，是限制由参考电源产生的噪声干扰。
另外，模拟电压AVDD对模拟地AVSS去耦合。图2-8中就是对AVDD推荐使用退耦方式；0.1?F的瓷芯片和10?F的钽电容应该在宽频率范围内提供合适
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第二章 虚拟频谱仪硬件电路设计
的低阻抗。连在AD9224一起的AVDD和AVSS脚能简化退耦电容的布局，并提供仅可能短的PCB线路。
AD9224的CML管脚至少需要0.1?F的电容来去耦合，CML脚的DC电平近似为AVDD/2。对于一个0.1?F的瓷片电容和10?F钽电容连接到数字输出端上做负载电容很合适。包含大的数字负载的应用中也应该考虑增加数字退耦比例，和/或使用缓冲/锁存。
2.4 存储电路
存储器从功能上分为只读存储器(ROM)和随机读写存储器（RAM）。考虑到容量、速度等问题，这里采用了静态随机存储器（SRAM），所选用的芯片是IS61LV6416，总存储容量为64K×16bits，读写周期为10ns，有16条地址、数据线。
1.数据的存储过程：
在采样时钟的上升沿，由FPGA中的加/减计数器产生地址数据，并且ADC开始采样、转换，在采样时钟的下降沿，使两片SRAM的写信号同时有效，把转换后的12位数据同时写入到SRAM中。
2.数据的读取过程：
在采集过程中，软件控制循环检测并口25芯插头的引脚10，当检测到高电平信号时，表示设定的采样任务已经完成，此时由软件通过并口读回数据。由于并口只能进行8位数据的读写操作，所以在读数据的时候只能对两个存储器采用分时轮流操作。
D11D10D9D8D7D6D5D4D3D2D1D0I/O11I/O10I/O9I/O8I/O7I/O6I/O5I/O4I/O3I/O2I/O1I/O0____WEA15A15IS61LV6416??????AD____AINA9224A8A7A0A0ENCAOB____采样时钟fs加入???地址计数器A7（FPGA)双向A8???减入_____RD
图2-9 采集与存储连线
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