第二章 虚拟频谱仪硬件电路设计
准备否打开设备是复位设备初始化EPPEPP写地址读数据否数据采集处理过程关闭设备是结束
图 2-12 转接芯片CH341的软件设计流程图
2.6 本章小结
本章依次介绍了设计的采集通道的增益电路、差分电路，然后详细说明采集部分的A/D转换器的选择，将以前的8bitA/D9288换成了现在的12bit的A/D9224，以此来提高测试平台的精度。另外在通信方式上，通过对CH341的串行转并行的通信接口的软硬件设计，实现了不同通信方式。
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第三章 采集时序控制逻辑设计
采集是通过FPGA内部的逻辑操作来对采集的起始与停止，数据的写入与读出等全过程进行管理控制，它决定了采集过程的定时、触发和读写的时序关系及逻辑关系。
3.1 ADC采样时钟的选择和使用
由于本课题项目背景设计决定了晶振频率不是太高，因此在这里的时钟信号产生方式相对比较简单，如图3-1所示，首先通过D触发器对一个40M的晶体振荡器进行2分频，以此类推，一共进行4次的2分频，就得到20M、10M、5M、2.5M的时钟分频信号，然后再分别对10M、5M和2.5M通过一个三选一的选择器分别进行十分频得到1M、500k、250k的信号，此后对1M、500k、250k在进行一次十分频并得到100k、50k和25k，最后只对25k信号进行一次2分频得到12.5k，这样就产生了我们所需要的11种频率的采样信号：20M,10M,5M,2.5M,1M,500K,250K ,100K,50K,25K,12.5K。
40M÷220M÷210M÷25M÷22.5M÷101M500K250K÷10100K50K25K÷2CLK12.5K
图3-1采样时钟分频方式
3.2触发控制电路
采集中除了需要时钟信号以外，为满足不同的采集需要，采集通道预设了多种触发方式和触发源，这两部分相配合就可以实现灵活丰富的触发功能。 3.2.1 触发方式的设计
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第三章 采集时序控制逻辑设计
可提供的触发方式：同步触发、前（预置）触发和后（延迟）触发。 同步触发是指在触发信号到来之时，数据采集同步进行，得到的数据也就是在该触发信号到来之后采集到的数据。同步触发信号由被测信号产生。
前触发是指在触发信号到来，采集开始，这时采集的数据不一定是输入的有效数据。前触发信号由除被测信号外的其它途径产生。
后触发是指在触发信号到来之后，延时一段时间再进行数据采集。后触发信号由除被测信号外的其它途径产生。
以上三种触发方式的实现需要用到两组计数器：一组地址计数器和一组控制计数器。地址计数器是一个加/减法计数器，它有两个作用：用于计数预置采样点数，从而实现前触发；同时为SRAM提供地址信号。在采集数据的时候为减法计数器，在读取数据的时候为加法计数器。控制计数器组的作用是控制触发点后采集的数据长度。
触发方式的控制电路工作过程为：首先把预采样点数保存到地址计数器组中，把采样点数保存到控制计数器组中。当采集使能信号到来之后，立刻启动地址计数器，地址计数器对应一个时钟信号计数，并把计数器结果作为地址信号送给SRAM。此时数据采集已经开始，SRAM开始保存ADC送来的数据。在这个过程中地址计数器是作为减法计数的，当减为?0?时（即预采样数已经采集完毕），该计数器产生溢出脉冲送给触发控制电路，电路开始处于等待触发信号状态。此时采集过程仍然继续。当触发控制电路接收到触发信号以后，使能控制计数器组，控制计数器开始减法计数。当控制计数器计数到?0?时，输出一个脉冲信号到控制电路，终止数据采集，并对计算机产生一个外部中断，通知计算机可以从SRAM中读取数据。
由上面描述可知，我只需向地址计数器和控制计数器写入不同的值，就可以实现前、同步和后三种触发方式。要实现前触发，只需往地址计数器写入预采样点数，往控制计数器写入?0?；要实现同步触发，只需往地址计数器写入?0?，往控制计数器写入采样点数；要实现后触发，只需往地址计数器写入?0?，往控制计数器写入延迟点数与采样点数之和[5]。 3.2.2触发源的设计
本平台为用户提供了多种触发源，分述如下： 时钟触发：以采样时钟为触发信号。
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内部触发：把被测信号作为触发源，可以加上比较器实现任意电压值的触发。在设计中为了简化电路，只把被测上下沿作为触发信号。由于只有边沿触发，所以这种内部触发只合适于交流信号。
外部触发：由采集板上的一个轻触开关产生的触发脉冲作为触发源。 DDS触发：把信号源模块的相位累加器每个周期的累加溢出脉冲作为触发源，该触发源主要是针对实验板的测试方便而设定的。
手动触发：通过对一个特定地址写值来产生的输出脉冲作为触发源，由软件产生、控制。
在本课题的设计中，我们仅用了时钟触发来作为我们的触发源，而其他几种触发源则可在以后的过程中逐步添加，以此完善此通用测试平台。
3.3 FPGA的概述
可编程逻辑器(PLD)是20世纪70年代发展起来的新型逻辑器件，一般来说，PLD器件是由用户配置以完成某种逻辑功能的电路。PLD器件自问世以来，制造工艺上采用TTL、CMOS、ECL及静态RAM技术，器件类型有PROM、EPROM、EEPROM、PAL及LCA等，PLD在性能和规模上的发展，主要依赖于制造工艺的不断改进，高密度PLD是VLSI集成工艺高度发展的产物。20世纪80年代末，美国ALTERA和XILINX公司采用E2CMOS工艺，分别推出大规模和超大规模的复杂可编程逻辑器件(CPLD)和现场可编程逻辑门阵列器件(FPGA)，这种芯片在达到高度集成度的同时，所具有的应用灵活性和多组态功能是以往的LSI/VLSI电路无法比拟的。20世纪90年代，CPLD/FPGA发展更为迅速，不仅具有电擦除特性，而且出现了边缘扫描及在线编程等高级特性。另外，外围I/O模块扩大了在系统中的应用范围和扩展性。较常用的有XILIN X公司的EPLD和ALTERA及LATTICE公司的CPLD。1992年LATTICE公司率先推出ISP(In-System Programmability)，并推出ISP_LSI1000系列高密度ISP器件。1998年HDPLD的主流产品集成度约1万～3万门，同时25万门产品开始面世，1999年产品集成度40万门，2000年已经出现了容量为200万门的产品[12]。
3.4 设计中FPGA的使用及其程序设计
本平台中的逻辑控制都在FPGA中实现。这里选用的是ALTERA公司的
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第三章 采集时序控制逻辑设计
EP1C6Q24C8。
EP1C6Q240C8，240Pin，内部有5980个等效逻辑门、PQFP的封装形式。除了电源引脚、地址引脚、全局控制引脚以及JTAG引脚以外，共提供了185个I/O脚，这些引脚可以任意配置位输入、输出和双向方式[13]。
FPGA的程序设计包括设计准备、设计输入、设计处理和器件编程四个步骤，以及功能仿真（前仿真）、时序仿真（后仿真）和器件测试三个设计验证过程。 3.4.1 存储电路的总体设计
本设计中使用了ALTERA公司提供的配套软件QUARTUSⅡ进行文件的输入、编译和下载。软件设计流程参见图3-2。设计输入有三种实现方法：电路图编辑、状态机以及VHDL语言。在我的设计中采用电路图编辑与VHDL语言相结合的方式。其设计思想与常规的IC芯片的使用方式很接近，使用过PROTEL软件的人很容易就能上手。这种方法特别适用逻辑不太复杂的电路的设计。
设计输入功能仿真设计编译时序仿真编程下载不正确调试正确结束 图 3-2 FPGA设计流程图
由图3-2可看到，整个FPGA的流程清晰明了。首先设计好逻辑电路后，通
过功能仿真来观察设计的逻辑是否正确，如果正确就进入到下一步进行设计的编译，即将设计适配到芯片后进行时序仿真，仿真的结果如果没错，就可以将编译
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