1. 表18和图26中所有典型和最大值将会进一步降至50%，由于ST元件测试程序的不断提高。数据手册的新版本将反映出这些改变。
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表22. 待机模式下的典型和最大电流消耗（略） 1. 由设计保证，不在生产中测试。
表23. 在VBAT模式下的典型和最大电流消耗（略） 1. 由设计保证，不在生产中测试。 内置外设电流消耗
内置外设的电流消耗列于表24，MCU的工作条件如下：
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● 在启动时，所有I/O引脚都被硬件配置为模拟输入。 ● 所有的外设都处于关闭状态，除非特别说明。 ● 给出的数值是通过测量电流消耗计算得出
?关闭所有外设的时钟 ?只开启一个外设的时钟（只有时钟应用）
● 120MHz下，从闪存运行代码以及访问闪存的时间相当于三个等待周期 ● 预取和缓存开启
● 所有外设启动时，HCLK = 120MHz，fPCLK1 = fHCLK/4，以及fPCLK2 = fHCLK/2 ● 典型值是在VDD=3.3V以及TA=25°C条件下获得，除非另有说明。 表24 内置外设的电流消耗（略）
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表24 内置外设的电流消耗续（略）
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表24 内置外设的电流消耗续（略）
1. 外部时钟频率25MHz（带25MHz晶振的HSE振荡器），开启锁相环 2. DAC_CR寄存器中EN1置位 3. DAC_CR寄存器中EN2置位
4. fADC = fPCLK2/2，ADC_CR2寄存器中ADON置位 5.3.7 从低功耗模式唤醒时间
表25给出的唤醒时间是用一个16MHz的HSI RC滤波器在一个唤醒周期内测量的。 时钟源常常唤醒设备取决于电流操作模式： ● 停机或待机模式：时钟源是RC振荡器
● 睡眠模式：时钟源是进入睡眠模式前设定的时钟
所有的定时来自在表12总结的环境温度和VDD供电电压条件下执行的测试。 表25. 低功耗模式唤醒定时（略） 1. 由设计保证，不在生产中测试。
2. 从唤醒事情到应用程序代码读取第一条指令这一刻，测量唤醒次数。 3. tWUSTDBY最小值和最大值分别是在105°C和-45°C下给出的。
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5.3.8 外部时钟源特性
来自外部振荡源产生的高速外部用户时钟
表26给出的特性参数是使用一个高速的外部时钟源测得，环境温度和供电电压符合表12的条件。
表26 高速外部用户时钟特性（略） 1. 由设计保证，不在生产中测试。
来自外部振荡源产生的低速外部用户时钟
表27给出的特性参数是使用一个低速的外部时钟源测得，环境温度和供电电压符合表12的条件。
1. 由设计保证，不在生产中测试。
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图29. 外部高速时钟源的交流时序图（略） 图30. 外部低速时钟源的交流时序图（略） 使用一个晶体/陶瓷谐振器产生的高速外部时钟
高速外部时钟(HSE)可以使用一个4~16MHz的晶体/陶瓷谐振器构成的振荡器产生。本节中所给出的信息是基于使用下表中列出的典型外部元器件，通过综合特性评估得到的结果。在应用中，谐振器和负载电容必须尽可能地靠近振荡器的引脚，以减小输出失真和启动时的稳定时间。有关晶体谐振器的详细参数(频率、封装、精度等)，请咨询相应的生产厂商。(译注：这里提到的晶体谐振器就是我们通常说的无源晶振)
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表28 HSE 4~26MHz振荡器特性（略）
1. 谐振器的特性参数由晶体/陶瓷谐振器制造商给出。 2. 由综合评估得出，不在生产中测试。
3.tSU(HSE)是启动时间，是从软件使能HSE开始测量，直至得到稳定的8MHz振荡这段时间。这个数值是在一个标准的晶体谐振器上测量得到，它可能因晶体制造商的不同而变化较大。
对于CL1和CL2，建议使用高质量的、为高频应用而设计的(典型值为)5pF~25pF之间的瓷介电容器，并挑选符合要求的晶体或谐振器。通常CL1和CL2具有相同参数。晶体制
造商通常以CL1和CL2的串行组合给出负载电容的参数。在选择CL1和CL2时，PCB和MCU引脚的容抗应该考虑在内(可以粗略地把引脚与PCB板的电容按10pF估计)。参阅应用笔记AN2867“ST微控制器振荡器设计指导”，可从ST网站上获取www.st.com。
注意：关于选取晶振的信息，请参阅应用笔记AN2867“ST微控制器振荡器设计指导”，可从ST网站上获取www.st.com。
图31 使用8MHz晶体的典型应用 1.REXT数值由晶体的特性决定。（略）
使用一个晶体/陶瓷谐振器产生的低速外部时钟
低速外部时钟(LSE)可以使用一个32.768kHz的晶体/陶瓷谐振器构成的振荡器产生。本节中所给出的信息是基于使用表29中列出的典型外部元器件，通过综合特性评估得到的结果。在应用中，谐振器和负载电容必须尽可能地靠近振荡器的引脚，以减小输出失真和启动时的稳定时间。有关晶体谐振器的详细参数(频率、封装、精度等)，请咨询相应的生产厂商。(译注：这里提到的晶体谐振器就是我们通常说的无源晶振)
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表29 LSE 振荡器特性(fLSE=32.768kHz)(1) （略） 1. 由综合评估得出，不在生产中测试。
2. tSU(HSE)是启动时间，是从软件使能HSE开始测量，直至得到稳定的8MHz振荡这段时间。这个数值是在一个标准的晶体谐振器上测量得到，它可能因晶体制造商的不同而变化较大。 注意：
对于CL1和CL2，建议使用高质量的5pF~15pF之间的瓷介电容器，并挑选符合要求的晶体或谐振器。通常CL1和CL2具有相同参数。晶体制造商通常以CL1和CL2的串行组合给出负载电容的参数。
负载电容CL由下式计算：CL= CL1x CL2/ (CL1+ CL2) + Cstray，其中Cstray是引脚的电容和PCB板或PCB相关的电容，它的典型值是介于2pF至7pF之间。 注意：
关于选取晶振的信息，请参阅应用笔记AN2867“ST微控制器振荡器设计指导”，可从ST网站上获取www.st.com。 警告：
为了避免超出CL1和CL2的最大值(15pF)，强烈建议使用负载电容CL≤7pF的谐振器，不能使用负载电容为12.5pF的谐振器。
例如：如果选择了一个负载电容CL=6pF的谐振器并且Cstray=2pF，则CL1=CL2=8pF。 图32 使用32.768kH晶体的典型应用（略）
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5.3.9 内部时钟源特性
表30和表31中给出的特性参数是使用环境温度和供电电压符合表12的条件测量得到。 高速内部(HSI)RC振荡器
表30 HSI振荡器特性(1) （略）
1.VDD= 3.3V，TA = -40~105℃，除非特别说明。
2. 参考ST网站www.st.com上提供的应用笔记AN2868“STM32F10xxx内部RC振荡器(HSI) 校准”
3. 由设计保证，不在生产中测试。 图33. ACCHSI与温度的对比
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低速内部(LSI)RC振荡器
表31 LSI振荡器特性(1) （略）
1.VDD= 3.3V，TA = -40~105℃，除非特别说明。 2. 由综合评估得出，不在生产中测试。 3. 由设计保证，不在生产中测试。 图34. ACCLSI与温度的对比（略） 5.3.10 PLL特性
表32和表33列出的参数是使用环境温度和供电电压符合表12的条件测量得到。 表32. PLL主要特性（略）
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1. 需要注意使用适当的分割因数M，以获取特定的PLL输入时钟值。PLL和PLLI2S共用M因素。
2. 由设计保证，不在生产中测试
3. 2个PLL的并行使用能够降低多达30%的抖动。 4.由综合评估得出，不在生产中测试。 表33. PLLI2S（音频PLL）特性(1) （略）
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1. TBD代表“to be defined”
2. 需要注意使用适当的分割因数M，以获取特定的PLL输入时钟值。 3. 由设计保证，不在生产中测试。 4. 由主锁相环运行得到这些值。
5. 由综合评估得出，不在生产中测试。
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5.3.11 扩展频谱时钟产生锁相环特性
扩展频谱时钟产生(SSCG)特性允许减少电磁干扰（见表40：EMI特性）。只有在主PLL上有SSCG。
表34. SSCG参数约束（略） 由设计保证，不在生产中测试。 方程1
由下列方程给出频率调制周期(MODEPER) ：
MODEPER=round[fPLL_IN? (4×fMod) ] fPLL_IN和fMod必须用Hz表示 作为一个例子：
如果fPLL_IN=1MHz并且fMOD=1kHz，调制深度由方程1给出：（略） 方程2
方程2允许计算增量步长(INCSTEP)：（略） fVCO_OUT单位必须为MHz
调制深度(md)=±2% (4 % 峰-峰)，以及fVCO_OUT = 240（MHz）：（略）
一个振幅量化误差可能产生，由于采取MODPER和INCSTEP的量化值(四舍五入为最接近的整数)可以获取线性调制轮廓。因此，已获取的调制深度就被量化了。下列公式给出来了百分比的量化调制深度：（略）
因此：（略）
因此调制深度误差是：2.0 - 1.99954 = 0.00046%。
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图35和图36所示的是在中心传播和向下传播模式中主PLL输出时钟波形，这里：
F0代表的fPLL_OUT。 Tmode是调制周期。 md是调制深度。
图35. 在中心扩展模式下的PLL输出时钟波形（略） 图36. 在向下传播模式下的PLL输出时钟波形（略） 5.3.12 存储器特性
闪存存储器
除非特别说明，所有特性参数是在TA = -40~105℃得到。 表35 闪存存储器特性（略）
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表36. 闪存编程（略）
1. 由综合评估得出，不在生产中测试。
2. 在100K次擦出操作后测量的最大编程时间
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表37. 带VPP的闪存编程（略） 1. 由设计保证，不在生产中测试。