电子科技大学 电子技术实验 FPGA 频率计 实验报告(4)

2019-09-01 22:27

else ledout<=led; if dp_tmp=\ dp<='0'; else dp<='1'; end if; end if; when \ if hide(4)='1' then ledout<=\ dp<='1'; else ledout<=led; dp<='1'; end if; when \ if hide(5)='1' then ledout<=\ dp<='1'; else ledout<=led; dp<='1'; end if; when others => ledout<=\ dp<='1'; end case; end if; end process;

sel<=switch; G<='0';

end Behavioral;

六、 系统硬件实现与调试

管脚分配:

NET \NET \

NET \

NET \NET \NET \NET \NET \NET \NET \NET \NET \NET \NET \NET \NET \NET \

仿真: 1、分频器

process begin clkin<='1'; wait for 1 ps; clkin<='0'; wait for 1 ps; end process;

2、闸门选择

process begin se1<='1'; se10<='0'; se100<='0'; wait; end process;

process begin f1<='1'; wait for 100 ps; f1<='0'; wait for 100 ps; end process;

process begin f10<='1'; wait for 50 ps; f10<='0'; wait for 50 ps;

end process;

process begin f100<='1'; wait for 10 ps; f100<='0'; wait for 10 ps; end process;

3、门控电路

process begin Bsignal<='0'; wait for 100 ps; Bsignal<='1'; wait for 100 ps; end process;

4、计数器

process begin count_en<='1'; wait; end process;

process begin Csignal<='1'; wait for 10 ps; Csignal<='0'; wait for 10 ps; end process;

process begin clear<='0'; wait for 10 us; clear<='1'; wait for 10 ps; end process;


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