德摩根定理及意义
与非、或非运算的不同表现方式
运算意义：取非符号的提取或分配
设计意义：反相圈在输入与输出间的移动
加圈设计：对反相器的精简设计
通过在逻辑器件内部连接的输出端上加入成对的反相圈，将非基本器件直接转变为基本器件，大幅度减少反相器用量；
标准门
在复杂电路中采用加圈设计，反相器用量及性能影响可以忽略； 每个与、或运算符号可以近似对应于2输入基本电路单元：标准门 系统的成本和延迟可以通过运算表达式进行粗略估计。
课程设计
对于输入从3到16的与门和与非门，根据加圈设计，分析采用基本逻辑器件的电路实现方案，分析其成本和运算时间，以及反相器的用量。
教材参考章节： 第4章：4.1、4.2
第11次课(4-2)
展开定理及标准运算式的扩展 标准和与标准积的对比
基本逻辑定理及其在电路优化上的运用 从左到右所表达的优化
真值表的卡诺图表达 输入变量的坐标分离
坐标变量的排布规范：高位在左、低位在右；先横坐标，后纵坐标； 输入状态相邻关系的表现：坐标的设置方式
将逻辑式采用卡诺图表达 标准和与标准积 与或运算、或与运算
利用卡诺图进行设计优化：最小和 对1的矩形覆盖：
覆盖所有的1，不覆盖任何0；
每个覆盖中1的数量应为2的整数方； 覆盖应尽可能大，1可以为多个覆盖共享； 覆盖数量应尽可能少：其中必须有独有的1；
写出每个覆盖对应的变量乘积项：
变量为该覆盖中取常数的变量：1为正变量、0为反变量 将所有覆盖的乘积项相加，得到最小和。
举例说明
对1的覆盖、对1的共享、不必要的覆盖
课程设计
参考课程对最小和的分析，讨论利用卡诺图进行最小积设计的方法，并利用该方法完成类似课堂作业的内容。
教材参考章节： 第4章：4.3
第12次课（4-3）
无关项
卡诺图与真值表的不对应：真值表中没有的输入项 无关项的输出可以任意设定
利用无关项进行设计优化
例1：编码器 4位独热码转换为2位二进制码 例2：编码器 4位温度码转换为3位二进制码 例3：译码器 8421码转换为独热码
卡诺图的运算
运算对每个方格的输出量进行：取非、乘以变量
对偶：先对输出取非，再对输入取非（数字取补） 相同变量的卡诺图可以相互进行运算：与运算、或运算 涉及无关项的运算规则
多变量函数表达与化简 当变量数量大于4时，可以选择4个变量建立卡诺图，将其余变量通过运算填入卡诺图中； 写最小和时，先对1进行覆盖，再对单变量进行覆盖，再对多变量进行覆盖； 后面的覆盖可以通过共享前面用过的相容方格进行扩大。
静态冒险问题
表现：在二级结构中，理论上不变的输出出现尖锐脉冲； 原因：输入到输出存在不同延迟路径导致。 分类：与-或结构、或门输出 静态1冒险 或-与结构、与门输出 静态0冒险
静态冒险的检测与消除
不同覆盖间存在未覆盖的公共边界：
两边不变的变量取值为冒险条件，导致变化变量有不同路径到达输出； 变化的变量为冒险的引发因素；
增加冗余覆盖，消除引发冒险的未覆盖公共边界，即可消除冒险； 更常见的做法是：等待输出状态稳定再进行数据采样。
课程设计
通过查找资料，分析讨论关于组合冒险的现象、来源、检测方法、消除方法等内容。
课程设计
对7段译码器，画出各段的卡诺图，利用无关项进行化简，写出对应的最小和、最小积，并分析其成本和运算时间。
教材参考章节： 第4章：4.4
第13次课（4-4）
共享运算提取优化
从基本门为单元的角度考虑，卡诺图优化不一定最好； 例1：逻辑定理T8表达的优化 例2：3变量表决器的优化
例3：4位最低位加1加法器的优化
二进制译码器设计
二进制码转变为独热码；
输出方程：最小项、n个变量乘积、2个输出；最小项发生器。
例：4位译码器 16个输出、48门
提取前2位共享：减少12门； 提取后2位共享：减少12门；
设计结构：使用2个2位译码器分别进行高2位和低2位译码、各输出4线； 将高位和低位输出送入与门阵列进行交叉相与，形成16个输出。
推广：2个4位译码器结果相与，构成8位译码输出； 2个8位译码器结果相与，构成16位译码输出；
当译码器规模足够大时，每个输出最小项成本只有1门。
数据选择器与数据分配器
译码器输出通过与门阵列进行数据传输控制； 数据选择器输出方程； 单向总线控制
传输门、三态门
传输门结构：N和P同时通断，可以传输高电平和低电平（模拟开关），可以双向传输；
n
三态开关：在集成设计中，反相器为传输门提供驱动； 三态器件使用规则：
不能单独使用为后续器件提供驱动；
每个三态器件的输出一定与其他三态器件输出共同驱动同一根数据线；
任何时候，连接到同一根数据线上的多个三态输出中，有且仅有1个为开通，其余均为断开；
双向数据总线的构成
以三态器件构成对总线传输方向的选择；
以数据选择器和分配器构成发送源和接收者的选择；
课程设计：
对于7段译码器进行总体设计，在各段最小和、最小积的基础上，通过提取共享运算进行优化设计，得出最小成本的设计方案，并对最长延迟时间进行分析。
课程设计：
分析双向总线控制采用三态门与数据选择器/分配器结合设计的原因，只使用一类器件会存在什么问题？
教材参考章节：
第6章：6.4、6.6、6.7
第14次课 （5-1）
第五章 基于运算单元的组合设计
异或门特点
2输入单输出：输入不同则输出1；
加圈效果：取非、对偶 异或与同或（异或非） 对数据传输的控制：取非控制
运算规则：满足结合律，对与、或运算不满足分配律
异或运算的应用
奇偶校验电路的设计
符号数的转换控制：原码—反码 二进制码—格雷码转换电路
比较器设计：相等比较 位数相同，每1位都相同
数值比较器
本位比较：不同 大或小
扩展比较：本位相同，传递低位比较结果
常数比较器
相等比较：与门和反相器结合 数值比较：判断A>C时
从高位到低位，将A的对应位与C的对应位进行比较 若C的对应位为1，则A的对应位输入与门端； 若C的对应位为0，则A的对应位输入或门端；
课程设计：
分析A大于等于常数C的电路设计方法，并举例进行说明。 分析所设计电路的成本和运算时间。
教材参考章节： 第6章：6.8、6.9
第15次课 (5-2)
加法器原理
从低位到高位逐渐相加，逐级进位；
满足无符号数和符号数（补码）相加要求。
加法器基本单元
半加器：2位输入相加，输出2位；最低位相加
全加器的设计：3位输入相加，输出2位；具有低位进位的高位相加
卡诺图设计；
本位和输出：奇校验结果 采用2次半加设计；
串行加法器
由半加器和全加器串接构成；
可扩展设计：带有最低位进位和最高位进位端； ASIC设计：不带上述端口；
最低位加设计：全用半加器构成。
与常数相加
加法单元的变化：半加、全加 只需要半加单元
例：A+01100100 低位0无需相加，高位全都使用半加；
算术逻辑单元ALU
利用串行加法器进行无符号数相减：
利用异或阵列实现对输入进行正反变量切换选择； 若对各种输入端都进行类似切换选择：
根据选择器控制信号的不同，可以实现多种算术运算； 若对输出项进行类似选择：
可以实现多种逻辑运算；
为加法器配上多个输入输出选择电路，构成多功能运算器；