Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0)); ?????.
ARCHITECTURE a OF __B______ IS A. counter23 B. counter C. work 4、ARCHITECTURE a OF mux4 IS BEGIN
??????? END ___A___；
A.. a B. b C. c 5、LIBRARY IEEE;
USE IEEE.______A_____.ALL;
A. STD_LOGIC_1164 B. IEEE_LOGIC_1164 C. WORK_LOGIC_1164 6、下列是一个四选一的数据选择器的实体，S，A，B，C，D是输入端，Y是输出端
ENTITY multi_4v IS
PORT(S :__A____ STD_LOGIC_VECTOR (1 DOWNTO 0); A,B,C,D :___A___ STD_LOGIC; Y :__B_____ STD_LOGIC );
END multi_4v;
A. IN B . OUT C. BUFFER
7、下面是一个计数器的实体，clk是输入端，q是输出端 ENTITY countclr IS
PORT(clk :__A_____ STD_LOGIC;
q :____C_____ STD_LOGIC_VECTOR(7 DOWNTO 0)); END countclr;
ARCHITECTURE one OF countclr IS BEGIN
??????
A. IN B. OUT C. BUFFER
8、ARCHITECTURE one OF multi_4v IS _B_______
??..
END one;
A. IN B. BEGIN C. END 9、PROCESS(clk)
VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); ___C______
IF clk'event AND clk='1' THEN ??????. END PROCESS;
A. IN B. END C. BEGIN
10、CASE D IS
WHEN 0__A____ S___C____\ --0 A. => B. >= C. <=
11、IF clr='0' THEN qtmp:=\ ELSE qtmp:=qtmp+1; ____B____;
A. END PROCESS B. END IF C. BEGIN 12、IF j='0' AND k='0' THEN NULL;
__C_____ j='0' AND k='1' THEN qtmp<='0';
A. ELSEIF B. ELSE IF C. ELSIF 13、PROCESS(clk)
VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN
IF clk'event AND clk='1' THEN
IF clr='0' THEN qtmp__C___\A. => B. >= C. := 14、PROCESS(clk)
___B______ qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN
IF clk'event AND clk='1' THEN IF clr='0' THEN qtmp<=\
A. VARIABLE B.SIGNAL C. BEGIN 15、下面是循环移位寄存器的部分程序 dout(4 DOWNTO 1)<=dout(3 DOWNTO 0); __C_____<=dout(4);
A. dout(1) B. dout(3) C. dout(0) 16、进程（process）语句是___B_____
A. 顺序语句 B. 并行语句 C. 其它 17、IF语句是＿＿A＿＿
A. 顺序语句 B. 并行语句 C. 其它
17、将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为( A )。
A.设计输入 B.设计输出 C.仿真 D.综合
18、包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线，生成编程数据文件等操作的过程称为( B )。
A.设计输入 B.设计处理 C.功能仿真 D.时序仿真 19、在设计输入完成之后，应立即对设计文件进行( B )。
A.编辑 B.编译 C.功能仿真 D.时序仿真
20、在设计处理过程中，可产生供器件编程使用的数据文件，对于CPLD来说是产生（A ）文件。
A.熔丝图 B.位流数据 C.图形 D.仿真 21、在设计处理过程中文件可产生供器件编程使用的数据文件，对于FPGA来说是生成（ B ）文件。
A.熔丝图 B.位流数据 C.图形 D.仿真
22、在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为( B )。
A.仿真器 B.综合器 C.适配器 D.下载器
23、在EDA上具中，能完成在目标系统器件上布局布线软件称为( C )。
A.仿真器 B.综合器 C.适配器 D.下载器
24、一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整VHDL程序称为（ C ）。
A.设计输入 B.设计输出 C.设计实体 D.设计结构
25、VHDL的设计实体可以被高层次的系统（ D ），成为系统的一部分。
A.输入 B.输出 C.仿真 D.调用
26、VHDL常用的库是（ A ）标准库。
A.IEEE B.STD C.WORK D.PACKAGE
27、在VHDL的端口声明语句中，用（ A ）声明端口为输入方向。
A.IN B.OUT C.INOUT D.BUFFER
28、在VHDL的端口声明语句中，用（B ）声明端口为输出方向。
A.IN B.OUT C.INOUT D.BUFFER
29、在VHDL的端口声明语句中，用（ C ）声明端口为双向方向。
A.IN B.OUT C.INOUT D.BUFFER
30、在VHDL中，16#FE#属于（ B ）文字。
A.整数 B.以数制基数表示的 C.实数 D.物理量
31、在VHDL标识符命名规则中，以（ A ）开头的标识符是正确的。
A.字母 B.数字 C.字母或数字 D.下划线
32、在VHDL中，（ D ）的数据传输是立即发生的，不存在任何延时的行为。
A.信号 B.常量 C.数据 D.变量
33、在VHDL中，（ A ）的数据传输不是立即发生的，目标信号的赋值是需要一定延时时间。
A.信号 B.常量 C.数据 D.变量
34、在VHDL中，为目标变量的赋值符号是（ C ）。
A.=： B.= C.:= D.<=
35、在VHDL中，为目标信号的赋值符号是（ D ）。
A.=： B.= C. := D.<=
36、在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（ D ）种逻辑值。
A.2 B.3 C.8 D.9
37、在VHDL的IEEE标准库中，预定义的位数据类型BIT有（ A ）种逻辑值。
A.2 B.3 C.8 D.9
38、在VHDL中，用语句（ B ）表示检测clock的上升沿。
A.clock’event B.clock’event and clock=’1’ C.clock=’1’ D.clock’event and clock=’0’
39、在VHDL中，用语句（ D ）表示检测clock的下降沿。
A.clock’event B.clock’event and clock=’1’ C.clock=’0’ D.clock’event and clock=’0’
40、在VHDL中，IF语句中至少应有1个条件句，条件句必须由（ C ）表达式构成。
A.BIT B.STD_LOGIC C.BOOLEAN D.任意
41、在VHDL的CASE语句中，条件句中的“=>”不是操作符，它只相当于（ B ）的作用。
A.IF B.THEN C.AND D.OR
42、在VHDL的FOR---LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部变量，（ B ）事先声明。
A.必须 B.不必 C.其类型要 D.其属性要
43、在VHDL中，含WAIT语句的进程PROCESS的括弧中（ B ）再加敏感信号，否则是非法的。
A.可以 B.不能 C.任意 D.只能
44、在VHDL的并行语句之间，可以用（ C ）来传送往来信息。
A.变量 B.变量和信号 C.信号 D.常量
45、在VHDL中，PROCESS结构是由（ A ）语句组成的。
A.顺序 B.顺序和并行 C.并行 D.任何
46、VHDL的块语句是并行语句结构，它的内部是由（ C ）语句构成的。
A.顺序和并行 B.顺序 C.并行 D.任意
47、在VHDL中，条件信号赋值语句WHEN—ELSE属于（ C ）语句。
A.顺序兼并行 B.顺序 C.并行 D.任意
48、在元件例化(COMPONENT）语句中，有（ D ）符号实现名称映射，将例化元件端口声明语句中的信号名与PORT MAP（ ）中的信号名关联起来。
A.= B. := C.<= D.=>
49、VHDL的WORK库是用户设计的现行工作库，用于存放（ A ）的工程项目。
A.用户自己设计 B.公用程序 C.共享数据 D.图形文件 50、
在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_______D A．PROCESS为一无限循环语句
B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动 C．当前进程中声明的变量不可用于其他进程
D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成 51、下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________B
A．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计 B．原理图输入设计方法一般是一种自底向上的设计方法 C．原理图输入设计方法无法对电路进行功能描述 D．原理图输入设计方法不适合进行层次化设计
52、对于信号和变量的说法，哪一个是不正确的：_________A
A．信号用于作为进程中局部数据存储单元
B．变量的赋值是立即完成的
C．信号在整个结构体内的任何地方都能适用 D．变量和信号的赋值符号不一样
53、VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_______D
A．IEEE库 B．VITAL库 C．STD库 D．WORK工作库
54、下列语句中，不属于并行语句的是：_______B
A．进程语句 B．CASE语句 C．元件例化语句 D．WHEN?ELSE?语句
55、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。A
A .软IP B.固IP C.硬IP D.都不是
56、综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是
错误的。D
a) 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； b) 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结
构相映射的网表文件；
c) 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综
合约束；
d) 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映
射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。 57、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作
原理的描述中，正确的是__C__。
a) FPGA是基于乘积项结构的可编程逻辑器件； b) FPGA是全称为复杂可编程逻辑器件；
c) 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；