00.0001 0.11 ?00.0010 +11.0011
11.0101 0.110 ?10.1010
+00.1101 11.0111 0.1100 +00.1101 00.0100
所以[x/y]补=0.1100 余数[r]补=0.0100×2—4
2）原码不恢复余数法 |x|=00.101 |y|=00.110 [--|y| ] 补=11.010 部分积 商数 00.101
+11.010 11.111 0 ?11.110
+00.110 00.100 0.1 ?01.000
+11.010 00.010 0.11 ?00.100 +11.010 11.110 0.110 +00.110 00. 100
所以[x/y]原=1.110 余数[r]原=1.100×2—3
补码不恢复余数法 [x]补=11.011 [y]补=00.110 [--y]补=11.010 部分积 商数 11.011
+00.110 00.001 1 ?00.010
+11.010 11.100 1.0 ?11.000
+00.110
11.110 1.00 ?11.100 +00.110 00.010 1.001 +11.010
11.100
所以[x/y]补=1.001+2—3=1.010 余数[r]补=1.100×2—3
2．12
1） [x]补=21101×00.100100 [y]补=21110×11.100110 小阶向大阶看齐： [x]补=21110×00.010010
求和：[x+y]补=21110×（00.010010＋11.100110）＝21110×11.111000
[x-y]补=21110×（00.010010＋00.011010）＝21110×00.101100 规格化：[x+y]补=21011×11.000000 浮点表示：1011，11.000000 规格化：[x-y]补=21110×00.101100 浮点表示：1110，0.101100 2）[x]补=20101×11.011110 [y]补=20100×00.010110 小阶向大阶看齐：[y]补=20101×00.001011
求和：[x+y]补=20101×（11.011110＋00.001011）＝20101×11.101001
[x-y]补=20101×（11.011110＋11.110101）＝20101×00.010011 规格化：[x+y]补=21010×11.010010 浮点表示：1010，11. 010010 规格化：[x-y]补=21010×00.100110 浮点表示：1010，00.100110 2．13
见教材：P70 2．14
1）1.0001011×26 2）0.110111*×2-6 2． 15
1） 串行进位方式
C1=G1+P1C0 G1=A1B1， P1=A1⊕B1 C2=G2+P2C1 G2=A2B2， P2=A2⊕B2 C3=G3+P3C2 G3=A3B3， P3=A3⊕B3 C4=G4+P4C3 G4=A4B4， P4=A4⊕B4 2) 并行进位方式 C1=G1+P1C0
C2=G2+P2G1+P2P1C0
C3=G3+P3G2+P3P2G1+P3P2P1C0
C4= G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0
2． 16
参考教材P62 32位两重进位方式的ALU和32位三重进位方式的ALU 2．17
F3 F2 F1 F0
74LS181 4位ALU
Cn+4 Cn MS3~S0 A3 B3 A2 B2 A1 B1 A0 B0-
“1” F3 F2 F1 F0 Cn+4 74LS181 4 ALU C “1” 位n A3 B3 A2 B2 A1 B1 A0 B0-
第三章
3.1见教材：P79 3．2 见教材：P83
3．3与SRAM相比，DRAM在电路组成上有以下不同之处：
1） 地址线的引脚一般只有一半，因此，增加了两根控制线RAS、CAS，分别控制接受行地址和列地
址。
2） 没有CS引脚，在存储器扩展时用RAS来代替 由于引脚的限制，要分开接收行地址和列地址。 3．4见教材：P88 3．5
1） （220×16）/（217×16）=23=8 2） （128k×16）/（16k×8）=8×2＝16
3）16×8=128 ，CPU通过译码与片选方式选择模块板。 D0??D15
CS 同左 3:8 译 ?? 码 16k×8×2 器 CS ?? ……
A14 A15 A16 A0A13 A17 A18 A19
?? CPU Y0 Y1 ?? Y6 Y7 3:8译码器
??
3.6 （1）芯片1K×4位，片内地址线10位（A9--A0 ），数据线4位。芯片总数为：（16K×16）/（1K
×4）=16×4＝64片
（2）存储器容量为16K，故地址线总数为14位（A13─A0），其中A13A12A11A10通过 4：16译
码器产生片选信号CS0─CS15 。
（3）刷新信号周期为：2ms/64=31.3us。
（4）若用集中式刷新，则刷新一遍用64个读/写周期。 死时间率为：64×0.1/2×1000=0.32%。
（1） 0000H ROM：16K 3FFFH 4000H 空：8K 5FFFH 6000H RAM：40K
FFFFH
（2）CPU与芯片连接如图所示：
3．8
1）可采用多体交叉存储器或高速缓冲存储器来实现。 2）可参考P109图3－20 3．9
1） 虚拟地址格式：
29 12 11 0 页面号（18位） 页内地址（12位） 虚拟地址30位
2） 物理地址格式：
21 12 11 0 页号（10位） 页内地址（12位） 物理地址22位
3）页表的长度为：1GB/4KB=256K 3．10
1） 程序运行的时间不相等,第一种情况的运行时间要大于第二种情况的运行时间。 2） 假设运行一条指令的时间为4T
在四体交叉存储器中第一次取6条指令的时间=4T+5T=9T，以后均为8T。重复执行80次的时间=79×8+9T=641T
在四体交叉存储器中第一次取8条指令的时间=4T+7T=11T，以后均为8T。重复执行60次的时间=59×8+11T=483T 3．11
M（x）=x1+x0=0011
M（x）x3=x4+x3=0011000 G（x）= x3+x +1=1011
M（x）x3/ G（x）=0011000/1011=0011+101/1011