M（x）x3+ R（x）=0011000+101=0011101 海明码是：0100011
第四章
4.1
①. 见书P133 ②. 见书P134 ③. 见书P136 ④. 见书P136 ⑤. 见书P137 ⑥. 见书P149 ⑦. 见书P141 ⑧. 见书P142 ⑨. 见书P147 ⑩. 见书P154
4.2 ①. 寄存器直接 ②. 寄存器间接 ③. 立即数 ④. 直接 ⑤. 相对、基址、变址
4.3 寻址方式分为：指令寻址方式和操作数寻址方式
操作数寻址方式可分为： （1） 隐含寻址
（2） 立即寻址 Data=D （3） 寄存器寻址 Data=(R) （4） 寄存器直接寻址 EA=R （5） 存储器直接寻址 EA=A （6） 寄存器间接寻址 EA=(R) （7） 存储器间接寻址 EA=(D) （8） 相对寻址 EA=(PC)+D （9） 基址寻址 EA=(R)基址+D （10） 变址寻址 EA=(R)变址+D （11） 复合寻址方式
? 相对间接寻址 EA=（（RC）+D） ? 间接相对寻址 EA=（PC）+（D） ? 变址间接寻址 EA=（（R）+D） ? 间接变址寻址 EA=（R）+（D）
? 基址+变址寻址 EA=（R）基址+（R）变址+D
4.4 参见书P154。
4.5 不合理。因为浪费了存储空间。
4.6 256-K-L 条
4.7 双操作数最多可拥有的指令数为255条，单操作数最多可拥有的指令数为63条，无操
作数最多可拥有的指令数为64条。
4.8 变址寻址方式的访存有效地址是：02B0H+001FH=02CFH 变址寻址方式的访存有效地址是：3A00H+001FH=3A1FH
4.9 参见书P156。
4.10 指令格式及寻址方式的特点为：
（1） 操作码字段为4位，可指定16种操作，即16条指令； （2） 单字长（16位）两地址指令；
（3） 操作数存放于两个寄存器中，是RR型指令，这种指令结构执行速度快； （4） 每个操作数可以指定8种寻址方式；
（5） 该指令格式的寻址方式可以是寄存器直接寻址和寄存器间接寻址。
4.11 参见书P157。
4.12 某计算机字长为16位，主存容量为640K字，采用单字长单地址指令，共有80条指
令。试用直接、间接、变址、相对四种寻址方式设计指令格式。
解：80条指令需占用操作码字段（OP）7位，寻址模式（X）2位，形式地址（D）7位。其指令格式如下：
15 9 8 7 6 0
OP X D 寻址模式模式定义如下： X=00 直接寻址 有效地址为：EA=D（27） X=01 间接寻址 有效地址为：EA=（D）（64K） X=10 变址寻址 有效地址为：EA=（R）+ D（27） X=11 相对寻址 有效地址为：EA=（PC）+D（27）
其中R为变址寄存器（16位），PC为程序计数器（16位），在变址和相对寻
址时，可采用交错相加的方式来产生有效地址。其最大的寻址空间可达216+7=223〉220〉640K，故满足题目要求。
4.13 操作码的第0位和第1位组成4种不同的编码，分别代表不同字长的指令： 00代表字长为1字节的指令； 01代表字长为2字节的指令； 10代表字长为3字节的指令； 11代表字长为4字节的指令。
每取出一个字（32位）时，根据该字的第0位和第1位可判断出这个字中的第一条指
令包含多少字节，假如它包含n个字节。然后看第n+1个字节的前两位，得出这个字中第二条指令包含多少字节，以此类推，可知这个字中包含的指令条数。
4.14 RS型指令中，64种操作需占用操作码字段（OP）6位，16个通用寄存器
需占用4位，剩余地址码部分22位，故RS型指令的最大存储空间是32+22=54 位。
4.15 清除R2可采用下面任意一条指令：
指令 功能说明
（1）ADD R0，R0，R2 R2 （R0）+（R0） （2）SUB R2，R2，R2 R2 （R2）-（R2） （3）ADD R0，imm（0），R2 imm（0）为立即数0， R2 （R0）+0 4.16
①. 对。 ②. 错。选用使用频度高的一些简单指令以及很有用但不复杂的指令。 ③. 错。只是相对CISC机要简单一些。 ④. 错。有乘、除指令和浮点运算指令。
4.17 参见书P159。
第五章
5.1
①. 见书P166 ②. 见书P169 ③. 见书P169 ④. 见书P169 ⑤. 见书P169 ⑥. 见书P171 ⑦. 见书P171 ⑧. 见书P171 ⑨. 见书P191 ⑩. 见书P191 5.2
①. 控制器
②. 栈顶指示器 ③. 指令寄存器 ④. 指令计数器 ⑤. 水平、垂直 ⑥. 水平、垂直
⑦. 控制存储器 EPROM ⑧. 同步控制
⑨. 组合逻辑控制器
⑩. 200ns 延长机器周期或局部控制 5.3
①. 通用寄存器 ②. AX或AL
③. 状态寄存器中的ZF ④. 状态寄存器中的OF ⑤. CX ⑥. IP ⑦. SP ⑧. IR
⑨. 指令译码器 ⑩. AC
2
5.4 参见书P165~168
5.5 参见书P189
5.6 数据通路如下图所示。其中，PC为程序计数器，本身具有加1的功能。各部件可通过
单总线相互连接起来，数据传送方向由箭头表示。
5.7 指令周期流程图如下所示：
5.8 节拍脉冲T1，T2，T3的宽度实际上等于时钟脉冲的周期或是它的倍数。由此，
T1=T3=20ns，T2=40ns,所以主脉冲源的频率应为f=1/T1=50MHZ.
根据时序信号关系，T1，T2，T3三个节拍脉冲的逻辑表达式如下： T1=C1C2 T2=C2 T3=C1
T1用与门实现，T2和T3则用C2的Q端和C1的Q端加非门实现，其目的在于保持信号输出延迟时间的一致性并与环形脉冲发生器隔离。 时序产生器逻辑图如下图所示：