图2. 4位异步二进制计数器逻辑图
图2是一个4位异步二进制计数器的逻辑图，它由4个T’触发器组成。计数脉冲CP通过输入缓冲器加至触发器FF转一次。FF10的时钟脉冲输入端，每输入一个计数脉冲，FF0翻
、FF12和FF3都以前级触发器的Q端输出作为触发信号，当Q由
01变0时，FF
翻转，其余类推。分析其工作过程，不难得出输出波形，如图3所示。
图3. 4位异步二进制计数器时序图
由图可见，从初态0000（可由CR输入高电平脉冲使4个触发器全部置0）开始，每输入一个计数脉冲，计数器的状态就按二进制编码值递增1,输入第16个计数脉冲后，计数器又回到0000状态。显然，该计数器以16个CP脉冲构成一个计数周期，是模16（M=16）加计数器。
其中，Q的频率是CP的1/2，即实现了2分频，Q得到CP的4个分频，以此
01类推，Q、Q分别对CP进行了8分频和16分频，因此，计数器也可作为分频器23使用。
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4.关于同步电路与异步电路的区别：
异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间，待下面介绍。
同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。
由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性，所以近年来对异步电路研究增快，使用较多。
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第四章 设计步骤与方法
二、 根据设计要求可以得到图3的状态图
QQQQ321nnnn0?
图3 状态图
三、 列出真值表
表1. 四位二进制加法计数器 状态转换顺序表
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计 数 器 状 态 计数现 态 顺序 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 次 态 nn?130注 n?10Q Q Q Q Q321nnn Qn?12 Qn?11 Q 时钟条件 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 01 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 2CP 0CPCP 01CP 00 1 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 0 0 0 0 1 1 1 1 0 0 CPCPCP 012CP 0CPCP 01CP 0CPCPCPCP 0123CP 0CPCP 01CP 0CPCPCP 012CP 0CPCP 01CP 0CPCPCPCP 0123CP 0选用4个CP下降沿触发的D触发器，分别用FF
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、FF1、FF、FF3表示。
四、 时序图：
五、 输出方程：
由于此次设计要实现的是4位异步二进制加计数器，选用下降沿触发的D触发器，因此，其输出方程为：
C?QQQQ321nnnn0CP0?CP六、 时钟方程：（右图所示）
FF每输入一次时钟脉冲翻转一次
0CP1?Q0FF在Q由1变0时翻转
10CP2?Q1FF在Q由1变0时翻转
21FF在Q由1变0时翻转
32七、 驱动方程：
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CP3?Q2