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2.5.3Viterbi、复杂数学、循环冗余校验(CRC)单元(VCU)
C28xVCU通过添加针对复杂算术、Viterbi解码、和CRC计算的附加汇编指令提升了C2000?器件的的处理能力。VCU指令提高了下列很多应用的速度：
?PRIME和针对电源线通信的G3标准中使用的正交频分复用(OFDM)。?近程雷达复杂算术计算?功率计算
?内存和数据通信数据包校验(CRC)
VCU特性包括：
?支持循环冗余校验(CRC)（一个多项式代码校验和）的指令。–CRC8–CRC16–CRC32
?支持一个Viterbi解码器的灵活软件执行的指令。–针对1/2或者1/3代码速率的分支度量计算
–每个蝶形结构的5周期内的添加-比较选择或者Viterbi蝶形结构–每个阶段3周期内的追溯
–轻松支持PRIME和G3标准中的K=7的限制长度?复杂数学算术单元
–单周期加法或者减法–2周期乘法
–2周期乘法和累加(MAC)–单周期重复MAC?独立寄存器空间
2.5.4内存总线（哈弗总线架构）与很对MCU类型器件一样，多总线被用于在内存和外设以及CPU之间移动数据。此内存总线架构包含一个程序读取总线、数据读取总线、和数据写入总线。此程序读取总线由22个地址线和32数据线组成。每个数据读取和写入总线由32地址线和32数据线组成。32位宽数据总线可实现单周期32位运行。多总线结构，通常称为哈弗总线，使得C28x能够在一个单周期内取一个指令、读取一个数据值和写入一个数据值。所有连接在内存总线上的外设和内存优先内存访问。总的来说，内存总线访问的优先级可概括如下：最高级：
数据写入程序写入数据读取程序读取
最低级：
取指令
（内存总线上不能同时进行程序读取和取指令。）（内存总线上不能同时进行程序读取和取指令。）（内存总线上不能同时进行数据和程序写入。）（内存总线上不能同时进行数据和程序写入。）
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2.5.5外设总线为了在多种德州仪器(TI)MCU器件系列间实现外设迁移，此器件采用一个针对外设互连的外设总线标准。外设总线桥复用了多种总线，此总线将处理器内存总线组装进一个由16地址线和16或者32数据线和相关控制信号组成的单总线中。支持外设总线的三个版本。一个版本只支持16位访问（被称为外设帧2）。另外版本支持16位和32位访问（被称为外设帧1）。
2.5.6实时JTAG和分析此器件执行标准IEEE1149.1JTAG(1)接口用于基于电路内的调试。此外，此器件支持实时模式运行，此运行模式可在处理器正在运行和执行代码且处理中断的同时允许修改内存内容、外设、和寄存器位置。用户也可以通过非时间关键代码进行单步操作，同时可在没有干扰的情况下启用将被处理的时间关键中断。此器件在CPU的硬件内执行实时模式。这是28x系列器件所特有的特性，无需软件监控。此外，还提供了特别分析硬件以实现硬件断电或者数据/地址观察点的设置并当一个匹配发生时生成不同的用户可选中断事件。这些器件不支持边界扫描；然而，如果将下面的因素考虑在内的话，也可提供IDCODE和BYPASS（旁通）特性。缺省情况下不支持IDCODE。用户需要搜索JTAG的SHIFTIR和SHIFTDR状态序列来获得IDCODE。对于BYPASS指令，第一个被移位的DR值应该为1。
2.5.7闪存F28069/68/67/66器件包含128Kx16的嵌入式闪存存储器，被分别放置在8个16Kx16扇区中。F28065/64/63/62包含64Kx16的嵌入式闪存存储器，被分别放置在8个8Kx16扇区内。所有器件还包含一个单1Kx16的一次性可编辑(OTP)内存，其地址范围为0x3D7800-0x3D7BF9。用户能够在不改变其它扇区的同时单独擦除、编辑、和验证一个闪存扇区。然而，不能使用闪存的一个扇区或者这个OTP来执行擦除/编辑其它扇区的闪存算法。提供了特殊内存流水线操作以使闪存模块实现更高性能。闪存/OTP被映射到程序和数据空间；因此，它可被用于执行代码或者存储数据信息。地址0x3F7FF0-0x3F7FF5为数据变量保留且不能包含程序代码。
NOTE
闪存和OTP写入状态可由应用配置。这使得运行在较低频率上的应用能够将闪存配置为使用较少的等待状态。
可通过在闪存选项寄存器中启用闪存流水线操作模式来提升闪存的效能。这个模式被启用时，线性代码执行的效能将远远快于只由等待状态配置所表示的原始性能。使用闪存管道模式的准确性能增加依应用而定。
要获得与闪存选项、闪存等待状态、和OTP等待状态寄存器有关的信息，请见《TMS320x2806xPiccolo技术参考手册》（文献号：SPRUH18）的“系统控制和中断”一章。
(1)IEEE标准1149.1-1990标准测试端口和边界扫面架构
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2.5.8M0，M1SARAM
所有包含这些单一访问内存的两个块的器件，每一个的大小为1Kx16。复位时，堆栈指针指向块M1的开始位置。M0和M1块，与所有其它C28x器件上的内存块一样，被映射到程序和数据空间。因此，用户能够使用M0和M1来执行代码或者用于数据变量。分区在连接器内执行。c28x器件提供了一种统一的编程器内存映射。这使得用高级语言编程变得更加容易。
2.5.9L4SARAM，和L0，L1，L2，L3，L5，L6，L7，和L8DPSARAM
器件含有最多48Kx16的单一访问RAM。为了确定一个指定器件的准确大小，请见Section2.2中的器件专用内存映射图表。这个块被映射到程序和数据空间。L0的大小为2K。L1和L2的大小分别为1K。L3的大小为4K。L4，L5，L6，L7，和L8每一个的大小为8K。L0，L1，和L2与CLA共用，CLA可以将这些块用作其数据空间。L3与CLA共用，CLA可以将这个块用作其程序空间。L5，L6，L7和L8与DMA共用，DMA可将这些块用作其数据空间。DPSARAM是指这些块的双端口配置。
2.5.10引导ROM
引导ROM由厂家使用引导载入软件进行设定。提供的引导模式信号告诉引导加载软件在加电时使用哪种引导模式。用户能够选择正常引导或者从外部连接下载新软件或者选择在内部闪存/ROM中编辑的引导软件。引导ROM还包含用于数学相关算法中的标准表，例如SIN/COS波形。
Table2-6.引导模式选择
模式3210EMU
GPIO37/TDO
1100x
GPIO34/COMP2OUT/
COMP3OUT
1010x
TRST00001
取模式(GetMode)
等待（说明见Section2.5.11）SCI并行IO仿真引导
模式
2.5.10.1仿真引导
当仿真器被连接时，GPIO37/TDO引脚不能被用于引导模式选择。在这种情况下，引导ROM检测一个被连接的仿真器并使用PIE矢量表中两个被保留的SARAM位置内的内容来确定引导模式。如果两个位置内的内容均无效，那么使用等待引导选项。可在仿真引导中访问所有引导模式选项。2.5.10.2GetMode
GetMode的缺省运行状态选项为引导至闪存。通过在OTP中设定两个位置，这个运行状态能够被改变为其它的引导选项。如果两个OTP的位置均为无效，那么引导至闪存。可指定下列加载器中的一个：SCI，SPI，I2C，CAN，或者OTP。
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2.5.10.3引导加载器使用的外设引脚
Table2-7显示了每一个外设引导加载器所使用的GPIO引脚。参考GPIO复用表以检查您是否希望将这些与任一外设的冲突使用到您的应用中。
Table2-7.外设引导加载引脚
引导加载器
SCI并行引导
SCIRXDA(GPIO28)SCITXDA(GPIO29)数据(GPIO31，30，5:0)28x控制(AIO6)主机控制(AIO12)SPISIMOA(GPIO16)SPISOMIA(GPIO17)SPICLKA(GPIO18)SPISTEA(GPIO19)SDAA(GPIO32)SCLA(GPIO33)CANRXA(GPIO30)CANTXA(GPIO31)
外设加载器引脚
串行外设接口(SPI)
IC2CAN
2.5.11安全性此器件支持高级安全性以保护用户固件不受反向工程的损坏。这个安全性特有一个128位密码（针对16个等待状态的硬编码），此密码由用户编辑入闪存。一次代码安全模块(CSM)用于保护闪存/OTP和L0/L1SARAM块。这个安全特性防止未经授权的用户通过JTAG端口检查内存内容，从外部内存执行代码或者试图引导加载一些将会输出安全内存内容的恶意软件。为了启用到安全块的访问，用户必须写入与存储在闪存密码位置内的值相匹配的正确的128位KEY（密钥）值。
除了CSM，仿真代码安全逻辑电路(ECSL)也已经被实现来防止未经授权的用户安全代码。在仿真器连接时，任何对于闪存、用户OTP、或者L0内存的代码或者数据访问将生成ECSL错误并断开仿真连接。为了实现安全代码仿真，同时保持CSM安全内存读取，用户必须向KEY寄存器的低64位写入正确的值，这个值与存储在闪存密码位置的低64位的值相符合。请注意仍须执行闪存内所有128位密码的假读取。如果密码位置的低64位为全1（未被设定），那么无须符合KEY值。
当使用闪存内被编辑的密码位置（即，安全的）进行最初调试时，CPU将开始运行并可执行一个指令来访问一个受保护的ECSL区域。如果这一情况发生，ECSL将发生错误并使仿真器连接被断开。
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这个解决方案是为了使用等待引导选项。这将进入一个软件断点周围的环路以在不产生安全错误的情况下实现仿真器连接。Piccolo器件不支持一个硬件复位等待模式。
NOTE
?
当代码安全密码被编辑时，0x3F7F80到0x3F7FF5间的所有地址不能被用作程序代码或者数据。这些位置必须被设定为0x0000。
?如果代码安全特性未被使用，地址0x3F7F80至0x3F7FEF可被用于代码或者数据。地
址0x3F7FF0-0x3F7FF5为数据保留且不能包含程序代码。
128位密码（位于0x3F7FF8-0x3F7FFF）必须被设定为全0。这样做的话将永久锁住此器件。
Disclaimer
代码安全模块免责声明
这个器件所包含的代码安全模块(CSM)被设计用于对存储在相关内存（ROM或者闪存）中的数据进行密码保护并且由德州仪器(TI)提供质量保证，与其标准条款和条件相一致，符合TI发布的规范以获得适用于这个器件的保修期。
但是，TI不保证或表示CSM不会被危害或破坏，或不能通过其它方法存取关联的存储器中存储的数据。而且，除了上述内容外，TI也未对本器件的CSM或操作做任何保证或表示，包括任何隐含的用于特定用途的商用性或适用性保证。
在任何情况下，TI对以任何方法使用CSM或本器件产生的任何必然、特殊、间接、偶然或严重伤害不负任何责任，无论TI是否被告知存在这种伤害的可能性。排除的伤害包括但不限于数据丢失、信誉损失、无法使用、业务中断或其它经济损失。
2.5.12外设中断扩展(PIE)块PIE块将许多中断源复用至中断输入的较小的集合中。PIE块能够支持多达96个外设中断。在F2806x上，外设使用96个中断中的72个。96个中断被分成8组，每组被提供12个CPU中断线（INT1或者INT12）中的1个。96个中断中的每一个中断由其存储在一个可被用户写覆盖的专用RAM块中的矢量支持。在处理这个中断时，这个矢量由CPU自动抽取。抽取这个矢量以及保存关键CPU寄存器将花费8个CPU时钟周期。因此CPU能够对中断事件作出快速响应。可以通过硬件和软件控制中断的优先级。每个中断都可以在PIE块内启用/禁用。
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