附件3：章节或分次(课时)教案
计算机组成原理 课程授课教案
周次 6 课次 9 课时 2 课型 √理论课 □讨论课 □实验课 □习题课 □其他 章 节 2.6 浮点运算方法（下） 名 称 教学目的及要求： 目的：掌握浮点数的乘除法运算 要求：熟练浮点数的乘除法运算 教学重点与难点： 重点：浮点数的乘除法运算 难点：浮点数的乘除法运算，移码加减运算及溢出判断 教学方式方法、手段： 讲授法、归纳法 辅助手段：图表法 教学过程： 二、浮点数的乘、除法运算 （一）运算规则 设有两个浮点数ｘ和ｙ：ｘ＝2ｘ·Mｘ 和ｙ＝2ｙ·Mｙ 浮点乘法运算的规则是：ｘ×ｙ＝2(Eｘ＋Eｙ)EEEE·(Mｘ×Mｙ) 浮点除法运算的规则是：ｘ÷ｙ＝2(ｘ－ｙ)·(Mｘ÷Mｙ) （二）乘、除法运算步骤 1.阶码加/减操作 移码加、减法运算的公式为： [ｘ＋ｙ]移＝[ｘ]移＋[＋ｙ]补 双符号位的阶码加法器：规定移码的最高符号位恒用0参加加减运算。 2.尾数乘/除操作 3.结果规格化 4.舍入处理 5.判断溢出 溢出条件是阶码结果的最高符号位为1。此时，当低位符号位为0时，表明结果上溢，为1时，表明结果下溢。当最高符号位为0时，表明没有溢出。此时，当低位符号位为1，表明结果为正；为0时，表明结果为负。 讨论、练习、作业： 63页第9、10题 教学反思： 21
能够清晰地讲解课程的重点、难点，内容讲解透彻、层次清晰、逻辑性强、信息量大，时间分配合理，师生互动效果良好，板书工整。 参考书目资料： 《计算机组成与结构》（第五版）王爱英著，清华大学出版社 2013.01 填表说明： 1. 每项页面大小可自行添减，一次课（二或三节）写一份上述格式教案。重复班只填写一份。 2. 课次为授课次序，填1、2、3……等。
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周次 7 课次 10 课时 2 课型 √理论课 □讨论课 □实验课 □习题课 □其他 章 节 3.1 存储器概述 名 称 教学目的及要求： 目的：掌握存储器的分类、分级、技术指标 要求：掌握存储器的分类、分级、技术指标 教学重点与难点： 重点：存储器的分类、分级、技术指标 难点：掌握存储器的分类、分级、技术指标 教学方式方法、手段： 讲授法、归纳法 辅助手段：图表法 教学过程： 一、存储器分类 存储器中最小的存储单位可存储一个二进制代码。由若干个存储元组成一个存储单元，再由许多存储单元组成一个存储器。 1.按存储介质分 半导体存储器：用半导体器件组成的存储器。 磁表面存储器：用磁性材料做成的存储器。 2.按存储方式分 随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。 顺序存储器：只能按某种顺序来存取，存取时间和存储单元的物理位置有关。 3.按存储器的读写功能分 只读存储器(ROM)：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。 随机读写存储器(RAM)：既能读出又能写入的半导体存储器。 4.按信息的可保存性分 非永久记忆的存储器：断电后信息即消失的存储器。 永久记忆性存储器：断电后仍能保存信息的存储器。 5.按在计算机系统中的作用分 根据存储器在计算机系统中所起的作用，可分为主存储器、辅助存储器、高速缓冲存储器、控制存储器等。 二、存储器的分级结构 为了解决对存储器要求容量大，速度快，成本低三者之间的矛盾，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外（辅助）存储器构成的多级（三级）存储体系结构。 CPU能够直接访问的存储器称为内存储器（内存）。
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CPU不能直接访问外存储器，外存储器上的信息必须调入内存后才能由CPU处理。 高速缓冲存储器（Cache）：是CPU与主存储器间的一个高速小容量的半导体存储器。通过Cache可以使CPU高速存取主存储器中的指令和数据。 特点：存取速度快，但存储容量小。 主存储器（主存）：存放计算机运行期间的大量程序和数据。 特点：存取速度较快，存储容量不大。 外存储器（辅助存储器）：外存存放系统程序和大型数据文件及数据库。 特点：存储容量大，成本低，速度慢。 在多级存储器管理系统中，各级存储器承担不同的职能：Cache提速；外存提供大容量；主存提供运行程序和数据的存储。 三、存储器基本概念及技术指标 1.基本概念 记忆元件（存储介质）：组成存储器的物理器件 位：一位二进制 存储单元：若干存储位构成的存储单元 字节单元：8位二进制构成的存储单元 字（存储）单元：存放一个字的存储单元 存储体：许多存储单元构成的集合 地址：存储单元的编号，用于识别不同单元 字节地址：每个单元存放一个字节时，则相应地址为字节地址 字地址：每个单元存放一个机器字时，则相应地址为字地址 2.技术指标 存储容量：存储器具有的存储单元总的数量。 一般可通过地址的位数反映出单元数的多少，与每个单元存取信息量的二进制位数的乘积，它反应了存储器存储信息的能力。其单位通常为：KB，MB，GB，TB。 1K＝210＝1024 1M＝220 1G＝230 1K单元有10位地址， 1Ｍ单元有20位地址, 1G单元有30位地址。 存取时间：启动到完成一次存储器操作所经历的时间。分为读出时间和写入时间。 存储周期：连续启动两次读（写）操作所需间隔的最小时间。通常存储周期略大于存取时间。 存储器带宽：单位时间里存储器所存取的信息量，(单位为MB/s,每秒多少兆字节)，反应了存储器的整体速度。 讨论、练习、作业： 111页第1、2、4（1）题 教学反思： 能够清晰地讲解课程的重点、难点，内容讲解透彻、层次清晰、逻辑性强、信息量大，时间分配合理，师生互动效果良好，板书工整。 参考书目资料： 《计算机组成与结构》（第五版）王爱英著，清华大学出版社 2013.01 填表说明： 1. 每项页面大小可自行添减，一次课（二或三节）写一份上述格式教案。重复班只填写一份。 2. 课次为授课次序，填1、2、3……等。
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附件3：章节或分次(课时)教案
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周次 7 课次 11 课时 2 课型 √理论课 □讨论课 □实验课 □习题课 □其他 章 节 3.2 SRAM存储器 名 称 教学目的及要求： 目的：掌握存储器的分类、分级、技术指标、RAM的种类及扩展 要求：熟练进行RAM容量扩展 教学重点与难点： 重点：存储器的分类、分级、技术指标、RAM的种类及扩展 难点：进行RAM容量扩展 教学方式方法、手段： 讲授法、归纳法 辅助手段：图表法 教学过程： 目前广泛采用的半导体存储器是ＭＯＳ半导体存储器。根据存储信息的原理不同，分为静态ＭＯＳ存储器（ＳＲＡＭ）和动态ＭＯＳ存储器（ＤＲＡＭ）。 一、基本的静态存储元阵列 所有的SRAM是用一个锁存器(触发器)作为存储位元。 SRAM包含三组信号： 地址线：选择单元，确定容量(单元数) 数据线：单元的位数 控制线：读写控制 二、基本SRAM存储器逻辑结构 由存储体(阵列)、地址译码器、IO电路和控制电路组成 1.地址译码器：将用二进制代码表示的地址转换成输出端的高电位，用来驱动相应的读写电路，以便选择所要访问的存储单元。 地址译码有两种方式： 1）单译码（单方向译码）：只有一个译码器，译码输出选择一个存储字。 N位地址，译码输出2N个状态，对应2N个单元 2）双译码：采用X、Y两个方向译码器进行译码。 采用双向译码方式可以减少译码输出选择线的条数。 2.存储体：存储单元的集合 存储阵列由256行*128列*8位的三维结构。行和列的交叉位置为一个存储单元。通常用X选择线(行线)和Y选择线(列线)的交叉来选择所需要的单元。 3.I/O电路：处于数据总线和被选用的单元之间，控制被选中的单元读出或写入，放大信息。 4.片选: 在地址选择时，首先要选片,只有当片选信号有效时，此片所连的地址线才有效。 三、读/写周期 读周期时间：从地址有效开始到从数据线读出数据的时间。
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