西安交通大学数字电子技
术实验报告
实验三、ISE基础
实验预习：
（1） 安装ISE13.4软件。
（2） 按照视频文件“Verilog语言输入法D_Flip_Flop.exe”进行演练。
实验内容和步骤：
下载开发板相关器件的Datasheet，了解其性能。
按照P249附录A“FPGA实验预习报告模板”中的内容和步骤，完成D触发器的设计、综合、实现、仿真和下载全过程，熟悉ISE编程环境和用Adept下载编程文件的方法。 1. 在G盘用自己的学号建立文件夹，进入用自己学号建立的文件夹后，再建立本次实验
的文件夹，及本次实验所建工程的文件夹，文件夹名可以起名为：D_Flip_Flop、My_FirstISE、或Experiment_1、或Test_1，等等。 2. 建立工程文件。
3. 输入D触发器的Verilog程序。 4. 编写D触发器的约束文件。 5. 综合、实现及生成编程文件。 6. 基于ISim的行为仿真。
7. 采用Adept软件下载 *.bit 程序到开发板。 8. 测试D触发器的逻辑功能。
通过D触发器设计熟悉ISE软件后，自己设计一个门电路，例如与非门，重复以上ISE软件的使用步骤。
验收：
1. 按照老师布置的逻辑门电路设计Verilog语言程序、约束文件、下载、仿真。要能说明
任一时刻输入输出的逻辑关系。 2. 能够用开发板演示所设计的逻辑功能。
实验程序
1．VERILOG工程文件 module D_Flip_Flop( input clk,
input set, input D, input clr,
output reg q //注意：always模块中的输出必须是寄存器型变量 );
always @(posedge clk or posedge clr or posedge set)
begin
if(clr) q<=0; else if(set) q<=1; else q<=D;
end
endmodule 2．约束文件
NET \ //时钟 NET \ //SW7 NET \ //SW1 NET \ //SW0 NET \ //LD7 3．仿真文件
module test_D_Flip_Flop; // Inputs
reg clk; reg set; reg D; reg clr;
// Outputs
wire q;
// Instantiate the Unit Under Test (UUT)
D_Flip_Flop uut ( );
.clk(clk), .set(set), .D(D), .clr(clr), .q(q)
initial begin
// Initialize Inputs clk=0;
set=1; D=0; clr=0;
// Wait 100 ns for global reset to finish
#100;
// Add stimulus here End
always#10clk=~clk; always#12D=~D; always#33clk=~clk; always#42set=~set; endmodule 仿真结果：