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图2-1 传统波形发生器系统结构图
续点，避免量化噪音集中于基频的谐波上。时钟频率fclk输入地址发生计数器和寄存器，地址计数器所选中的ROM地址的内容被锁入寄存器，寄存器的输出经DAC恢复成连续信号，即由各个台阶重构的正弦波，若n（采样点对应的二进制数位宽）比较大，则重构的正弦波经适当平滑后失真很小。当fclk发生改变，则DAC输出的正弦波频率就随之改变，但输出频率的改变仅决定于fclk的改变。为了控制输出频率更加方便，可以采用相位累加振荡器，使输出频率正比于时钟频率和相位增量之积。图2-2所示为采用了相位累加震荡方法的直接数字合成系统，把正弦波在相位上的精度定为n位，于是分辨率相当于1/2n。用时钟频率Fp依次读取数字相位圆周上各点，这里数字值作为地址，读出相应的ROM中的值（正弦波的幅度），然后经DAC重构正弦波。这里比前面的简单系统多了一个相位累加器，他的作用是在读取数字相位圆周上各点时可以每隔M点读取一个数值，这样DAC输出的正弦波频率就等于“基频” fclk/2n的M倍。通常n取值在24-32之间，由图2可知。相位分辨率至少是1/16777216，相当于2.146×10度。相位增量值可预置，通过相位累加器，选取ROM的地址时，可以间隔选通。相位寄存器输出的位数一般取10-16位，这是截断式用法，以减少ROM的容量。假定用16位，最大相位不连续相当于96dB。若DAC的位数为n位，则所用ROM的字长也为N。
如图2-2所示的DDS的基本原理组成框图中，参考信号为高稳性晶振（如采用50MHz有源晶振），其输出信号用于提供DDS各种部件的同步工作；作为DDS核心的相位累加器，由一个n位字长的二进制加法器和一个有时钟fclk取样的N为取样器组成，作用是对频率控制字进行线性累加；波形存储器中所对应的是一张函数波形查询表，对应不同的相位码址输出不同的幅度编码。当相位控制为0，相位累加输出的序列对波形存储器寻址，得到一系列离散的幅度编码。该幅度编码经D/A转换得到对应的阶梯波，最后经低通滤波器平滑后可得到所需的模拟波形。相位累加器在时钟的作用，进行线性相位累加，当相位累加器满量程时就会产生一次溢出，这样就完成了一个周期，这个周期也就是DDS信号的一个频率周期。
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图2-2 DDS基本结构
图2-3 相位累加器位宽和采样点关系
下面以AD9850为例来谈一谈DDS的工作原理。DDS系统的核心是相位累加器，每来一个时钟脉冲，它的内容就更新一次。在每次更新时，相位增量寄存器的相位增量M就加到相位累加器中的相位累加值上。假设相位增量寄存器的M为00?01，相位累加器的初值为00?00。这时在每个时钟周期。相位累加器都要加上00?01.如果累加器位宽n是32位，相位累加器就需要232个时钟周期才能恢复初值。
相位累加器的输出也作为正弦查找表的查找地址。查找表中的每个地址代表一个周期的正弦波的相位点，每个相位点对应一个相位/振幅变换器，它将相位累加器的相位信息映射成数字振幅信息，这个数字振幅值就作为D/A变换器的输入。例如n=32，M=1，这个相应的输出正弦波频率就等于时钟频率除以232。如果M=2，输出频率就加上1倍。对于一个nbit的相位累加器来说，就有2n个可能相位点，相位增量寄存器中控制字M就是在每个时钟周期被加到相位累加器上的值。假设时钟频率为fclk,那么输出正弦波的频率就为：f=M*fclk/2n,这就是DDS的调谐方程。这个系统的分辨率达
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fclk/2n,如果n=32，分辨率比40亿分之一还要好，在一个实际应用的DDS系统里，相位累加器的所
有输出并没有全部送到查找表，一般只取高K位，于是既减少了查找表的规模，又不影响系统的分辨率。这个相位输出给最后的输出只带来小到可以接受的相位噪声。相位噪声基本上来源于参考时钟。
在DDS系统中，最重要的是对带宽和频谱纯度之间的折中。它可以通过相位累加器来同时相位连续的改变频率。然而实际DDS系统首先要有在相位累加器之前加入一个内部缓冲寄存器。通常这个缓存串行输入相位累加值，按顺序字节输入相位控制字。由于相位增量寄存器和相位累加器是并行输入，加了缓存相当于是串并转换，可以减少封装的管脚数。控制字载入缓存与相位增量寄存器以及相位累加器的并行输出是同步的，因此不影响DDS的速率。
2.3 DDS的特点
DDS在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。其优点如下：
（1）、输出频率相对带宽较宽：输出频率带宽为50%fs(理论值)。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fs。
（2）、频率转换时间短：DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率转换的时间等于频率控制字的传输时间，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。
（3）、频率分辨率极高：若时钟fs的频率不变，DDS的频率分辨率就由相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1HZ数量级，许多小于1MHZ，甚至更小。 ?
（4）、相位变化连续：改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。 （5）、输出波形的灵活性：只要在DDS内部加上相应控制FM、调相控制PM、和调幅控制AM，既可以方便灵活的实现调频、调相和调幅功能，产生FSK、PSK、ADK和MSK等信号。另外，只要在DDS的波形存储器存放不同的波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时，就可以得到正交的两路输出。 （6）、其他优点：可产生宽带正交信号及其他多种调制信号、可编程和全数字化、功耗低、体积小、重量轻、可靠性高、控制灵活方便等方面，并具有极高的性价比。 当然DDS也有局限性，主要表现如下： ?
（1）、输出频带范围有限：由于受DDS内部DAC和波形存储器(ROM)的工作速度限制，使得DDS输出的最高频率有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS芯片，工作频率一般在几十
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MHZ至400MHZ左右。
（2）、输出杂散大：由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差由存储器有限字长引起造成的杂散和DAC非理想特性造成的杂散。
2.4 方案的选择与比较
要实现基于DDS的波形发生器有以下方案： （1）、采用高性能DDS 单片电路的解决方案
随着微电子技术的飞速发展，目前高超性能优良的DDS 产品不断推出，主要有Qualcomm、AD、Sciteg 和Stanford 等公司单片电路（monolithic）。Qualcomm 公司推出了DDS 系列Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368 的时钟频率为130MHz，分辨率为0.03Hz，变频时间为0.1μs；美国AD 公司也相继推出了他们的DDS 系列：AD9850、AD9851、可以实现线性调频的AD9852、两路正交输出的AD9854 以及以DDS 为核心的QPSK 调制器AD9853、数字上变频器AD9856 和AD9857。AD 公司的DDS 系列产品以其较高的性能价格比，目前取得了极为广泛的应用。 （2）、采用低频正弦波DDS 单片电路的解决方案
此方案的典型电路有Micro Linear公司的电源管理事业部推出低频正弦波DDS单片电路ML2035以其价格低廉、使用简单得到广泛应用。ML2035 特性：1）输出频率为直流到25kHz，在时钟输入为12.352MHz 以外频率分辨率可达到1.5Hz（-0.75～+0.75Hz），输出正弦波信号的峰-峰值为Vcc；2）高度集成化，无需或仅需极少的外接元件支持，自带3～12MHz 晶体振荡电路；3）兼容的3 线SPI 串行输入口，带双缓冲，能方便地配合单片机使用；4）增益误差和总谐波失真很低。ML2035 生成的频率较低（0～25kHz），一般应用于一些需产生的频率为工频和音频的场合。如用2 片ML2035 产生多频互控信号，并与AMS3104（多频接收芯片）或ML2031/2032（音频检波器）配合，制作通信系统中的收发电路等。可编程正弦波发生器芯片ML2035设计巧妙，具有可编程、使用方便、价格低廉等优点，应用范围广泛。很适合需要低成本、高可靠性的低频正弦波信号的场合。 （3）、自行设计的基于CPLD/FPGA 芯片的解决方案
DDS 技术的实现依赖于高速、高性能的数字器件。可编程逻辑器件以其速度高、规模在、可编程，以及有强大EDA 软件支持等特性，十分适合实现DDS 技术。目前PLD 器件（包括CPLD、FPGA）的生产厂商主要有Altera，Xilinx 以及Lattoce 等。Altera是著名的PLD生产厂商，多年来一直占据着行业领先的地位。Altera 的PLD 具有高性能、高集成度和高性价比的优点，此外它还提供了功能全面的开发工具和丰富的IP 核、宏功能外它还提供了功能全面的开发工具和丰富的IP 核、宏功能库等，因此Altera 的产品获得了广泛的应用。虽然有的专用 DDS 芯片的功能也比较多，但控制方式却是固定的，因此不一定是我们所需要的。而利用FPGA 则可以根据需要方便地实现种比较复杂的调频、调相和调幅功能，具有良好的实用性。就合成信号质量而言，专用DDS 芯片由于采用特定的集成工艺，内部数字信号抖动很小，可以输出高质量的模拟信号；利用FPGA 也能输出较高质量的信号，虽然达不到专用DDS 芯片的水平，但信号精度误差在允许范围之内。
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上述三种实现方案，采用集成DDS芯片固然能实现，但灵活性不强，故我们选用了第三种，采用基于FPGA芯片的自行设计方案。采用自顶向下细化的设计方法，首先对波形生成子系统进行分析与方案选择入手。
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