陕西理工学院毕业论文（设计）
can be loaded and executed.Obviously, a parallel byte load control interface enhances frequency hopping capability.
Trends in Functional Integration
One of the advantages to the digital nature of DDS architecture is that digital functional blocks can readily be added to the core blocks to enhance the capability and feature set of a given device. For general purpose use, a DDS device will include an integrated D/A converter function to provide an analog output signal. This “complete-DDS” approach greatly enhances the overall usefulness and “user-friendliness” associated with the basic DDS devices. DDS devices are readily available with integrated 10-bit D/A converters supporting internal REFCLK speeds to 180 MHz. The present state of the art for a complete-DDS solution is at 300 MHz clock speeds with an integrated 12-bit D/A converter.
Along with the integrated D/A converter, DDS solutions normally contain additional digital
blocks that perform various operations on the signal path. These blocks provide a higher level of functionality in the DDS solution and provide an expanded set of user-controlled features. The block diagram of an expanded-feature DDS device is shown in Figure A-5.
The individual functional blocks are described below: · (A) A programmable REFCLK Multiplier function include at the clock input, multiplies the frequency of the external reference clock, thereby reducing the speed requirement on the precision reference clock. The REFCLK Multiplier function also enhances the ability of the DDS device to utilize available system clock sources. · (B) The addition of an adder after the phase accumulator enables the output sinewave to be phase-delayed in correspondence with a phase tuning word. The length of the adder circuit determines the number of bits in the phase tuning word, and therefore, the resolution of the delay. In this architecture, the phase tuning word is 14-bits. · (C) An Inverse SINC block inserted before the D/A converter compensates for the SIN(X)/X response of the quantized D/A converter output, and thereby provides a constant amplitude output over the Nyquist range of the DDS device. · (D) A digital multiplier inserted between the Sine look-up table and the D/A converter enables amplitude modulation of the output sinewave. The width of the digital multiplier word determines the resolution of the output amplitude step size.
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Figure A-5. Full-featured 12-bit/300 MHz DDS Architecture · (E) An additional high-speed D/A converter can be included to provide the cosine output from the DDS. This allows the DDS device to provide I and Q outputs which are precisely matched in frequency, quadrature phase, and amplitude. The additional D/A converter may also be driven from the control interface and used as a control DAC for various applications. · (F) A high-speed comparator function can be integrated which facilitates use of the DDS device as a clock generator. The comparator is configured to convert the sinewave output from the DDS D/A converter into a square wave. · (G) Frequency/phase registers can be added which allow frequency and phase words to be pre-programmed and their contents executed via a single control pin. This configuration also supports frequency-shift keying (FSK) modulation with the single-pin input programmed for the desired “mark” and “space” frequencies.
DDS devices are available that incorporate all of this functionality (and more) and support internal clock rates up to 300 MHz. The growing popularity in DDS solutions is due to the fact that all of this performance and functionality is available at a reasonable price and in a comparatively small package.
The following is a general guideline for the level of performance available from the dual 12-bit/300 MHz complete-DDS solution described in Figure 1-4. (Conditions assume 30 MHz external reference clock multiplied internally by 10 to yield an internal clock rate of 300 MHz):
-Frequency tuning word length = 48 bits which gives an output frequency tuning resolution of 1mHz.
-Phase tuning word length = 14 bits which provides .022 degrees of phase delay control Resolution.
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-REFCLK Multiplier range = programmable in integer increments over the range of 4′ to 20′
-Output frequency bandwidth (assuming one-third of REFCLK rate) = 100 MHz
-Frequency tuning rate = 100 MHz with 8-bit byte parallel load
-Output amplitude control = zero output to fullscale in 8128 steps (12-bit control word)
-Output spurious performance = 50 dB worst case wideband spurs at 80 MHz output.
-I/Q output matching = .01 Degree
-Output flatness DC to Nyquist = .01 dB
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原文翻译
DDS 技术的基本规律 概述
直接数字合成（DDS）是一种数字式技术，产生的频率和相位可调输出信号引用到一个固定频率时钟源模块的精度数字数据技术。本质上，参考时钟脉冲频率间隔分开一个DDS结构提出的二进制控制字。控制字通常是24到48位长，使 DDS的实施提供优越的输出频率调谐分辨率。
在日益竞争成本的今天，高性能，功能与作用相结合，DDS 产品正迅速地成为除传统的高速频率的模拟合成器解决办法之外的另一种选择。高速，高性能，D/A变换器和DDS结构到单片机(通常是一个完整DDS的解决办法)上的综合使这项技术能够瞄准广泛应用，而且在许多场合提供一种替代基于模拟的PLL合成器。在许多应用中，使用DDS的解决方案拥有灵活的特性，相较模拟等效电路锁相环频率合成器它有一些独特的优势。 DDS 优势：
微赫兹的输出频率和相位调整功能，这些全部在数字控制下完成。
极其快的调相输出频率(或者相位),相位频率连续无畸变/使未达到的相关模拟还原时间异常。 DDS数字化实现了消除了手工系统调谐的需要操控和零部件老化和温度模拟合成器解决办法。 DDS实现了数字的控制接口，当它在处理器下控制时系统可被遥控的环境变得容易、精确且尽可能完善。
当它作为一个相位合成器时，DDS能够前所未有的匹配来控制I和Q的输出。
工作原理
直接数字式频率合成器以最简单的方式，可以被一个精密基准钟，一个地址计数器，可编程序的只读存储器(PROM)实现 ,以及一台D/A变换器(参阅图A-1) .
这种情况下，数字的幅度对应正弦波的完整周期的信息被储存在PROM上。PROM正因此起一张正弦查找表的作用。地址计数器跨步穿过PROM存储单元入的出口，其中的内容(等效正弦幅度)被送给一台高速D/A转换器。 由于来自PROM的数字的输入字，D/A变换器产生模拟正弦波。DDS 产生的输出频率取决于1.) 基准钟的频率，以及2.)输入PROM的被编程正弦波。当模拟输出真实，被简化实现的性能可能十分好，它缺乏协调灵活性。或者通过程序重调PROM生产频率只能通过改变基准钟的频率被改变。 这两种选择都不支持跳跃的高速输出频率。
由于相位累加器在数字化方面的应用，构建核心的数字控制振荡器，一种非常灵活DDS设备。如表A-2所示，N字节的可变化模化计数器和相位寄存器在正弦查找表之前被执行，用来替代地址寄存器。为了理解这个基本功能，想象正弦波在一个旋转的矢量周围环绕(参阅图A-3)时 . 每一个指定在圆上的点相当于在正弦波形的循环上的等效点。矢量在园周围轮流出现时，相应的正弦波被产生。在圆周围的矢量的一次循环，以恒定的速度，使一个完整周期的正弦波输出。相位累加器利用在阶段轮回周围提供相当于矢量线性旋转。相位累加器的内容符合关于输出正弦波的问题。
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分离的阶段点的数量决定于，相位累加器的位宽N。相位累加器的输出是线线性的，除一个斜坡梯之外，不能直接用来产生正弦波或者任何其他波形。因此，相位累加器查找表用来把即时的输出值转变这相位累加的进正弦波幅度被给D/A变换器的信息。DDS的构建是利用正弦波的匀称性并且利用绘图逻辑从来自相位累加器的数据的循环合成一个完全的正弦波循环。相位对幅度进行查找然后通过查找表格返回向前通过读取输出全部必要数据。
相位累加器实际上在模数M 表增加它储存的号码时钟脉冲得到。增量的震级被一个包含三角波域的数字语句所决定。在三角形阶段内记录形成阶段走在基准钟更新之间的尺寸；它有效确定那个点在阶段周围跳跃。跳跃尺寸越大，相位累加器溢出并且完成它的一个正弦波循环的周期越迅速。 对于一个N = 32位相位累加器，0000 001将导致这节相位累加器在232个参考时钟周期(增值)之后溢出.如果M价值被转换成0111 111，这节相位累加器在只时钟周期或者两个参考时钟周期之后将溢出。这跳跃尺寸的控制形成协调相位累加器和三角波相位累加器的关系形成基本协调方程式，DDS 的频率：FOUT = M*REFCLK/2n，FOUT是DDS的输出频率，M是二进制的调谐字，REFCLK是内部参考时钟脉冲频率(系统时钟)，N是相位累加器的位宽。
在DDS的结构变化导致的直接的M值和相位连续改变输出频率。在实际的应用过程中，那些M值，或者频率控制字，被加载到内部串行或者字节加载等级在三角形阶段记录的那些并行输出。这一般被做使缓冲区记录的DDS 器件.前面的封装引脚数和缓冲寄存器家在，并行输出三角形阶段记录被计时和DDS产量频率改变。通常，唯一速度限制在兑换DDS的频率是缓冲区记录的最大的比率的产量时可以被装载和执行.显而易见，一个并行的字节负载控制接口提高频率跳跃能力。
在功能的综合过程中的趋势
DDS的数字结构体系的本质的优势之一是数字功能模块可以很容易的加入到核心区块。供多功能使用，DDS设备包括集成的D/A转换功能以提供一个模拟输出信号。已经完成的DDS能够大大提高所有的功能而且基于DDS的基本器件用户使用起来很方便。DDS设备容易由于统一支持内部REFCLK速度给180 MHz的10bitD/A变换器。一个完整DDS的解决办法的目前的最新水平为一台综合的12位的D/A变换器的300 MHz时钟速度。跟综合D/A变换器一起，DDS 解决办法通常包含另外数字功能模块。这些模块在DDS 解决办法方面能够带来更好的功能，并且提供给一些用户控制的特性。被扩展的DDS 设备的方框图在表A-5 显示。
个别功能模块介绍如下：
(A)可编程REFCLK乘法器在时钟输入功能包括，乘外部参考时钟频率，从而减少对高精度参考时钟速度要求。利用现有的系统时钟源该REFCLK乘数功能也提高了DDS的设备能力。
(B)加法器、相位累加器的加入，使输出正弦波将逐步在信件延迟与相位控制字。该加法器电路的长度决定了位在相控制字号码，因此，延误的决议。在此架构中，相位控制字为14位。 (C)使用模块化的D/A转换器为sin(x)的补偿，X是量化的D/A转换器输出响应，从而提供稳定振幅电平等幅输出奈奎斯特范围的DDS器件。
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