图14.寄存器模块的仿真
4.5 回放模块的仿真调试
回放模块的主要输入是回放信号的脉冲，输出信号则是使能PN，每来一个回放信号的脉冲，使能信号PN加一，不同的使能信号PN对应着选择器输出的不同
图15.回放模块仿真
4.6 选择模块的仿真调试
选择模块根据选择使能PN的不同输出不同，图中的使能为“001”，故输出dout为第一组触发器q0x的记录值
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图16.选择模块的仿真
5 管脚分配
图17.管脚分配图
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6 总结与心得体会
本次课设的真正操作时间只有四天，在这短短的四天之内，我从连quartus怎么用都不知道的新手到现在能够熟练操作，并且能够用VHDL语言完成整个数字秒表的设计，不得不说这次的课设让我收获不少。
最开始的时候，课设的主要问题是quartus软件的运用问题，但是自己在网上找到了教学视频，并且虚心请教了那些会用quartus的同学，熟悉掌握软件功能差不多花了我一天时间。看到数字秒表的要求的时候，对于本次设计的第一印象就是需要计数器模块，然后看到还需要满足的记录和回放功能，这个确实不知道要怎么做，经过老师的点拨之后，明白了原来是要用4组16个D触发器做一个寄存器组将需要记录的4个运动员的成绩暂存下来，当要回放的时候，在通过使能开关和选择器会放出所需要显示的运动员的成绩。然后在编程过程中，遇到的问题不少，首先是各个模块的单独实现，这个花费了将近1/3的时间。最后将模块综合的时候，由于元件例化的问题，程序一直在报错，经过反复调试修改，错误为零可以完成编译的时候，仿真的问题也出现了，因为程序的部分问题，第四个数据不能锁存，当按下回放后，后来的计数会继续显示。当加了第四次回放锁存的时候，问题成功解决，程序的主体大致完成。
接下来就是管脚的设置，最开始确实是一筹莫展，但是对照着所给的关于板子的pdf文档的介绍，大致明白了各个模块部分对应的管脚是什么，对着所需要的模块的管脚位置，一个一个在assignment editor里面对应的填，然后安装好板子的驱动过后，将程序下载到板子上运行。实物开始运行之后，清零开关，记录开关和回放开关均能正常工作，本次课设的实物演示成功。
通过本次课设，我熟练掌握了quartus软件的基本操作以及VHDL程序的编写，并且让我认识到有些时候不能靠别人，那样的结果可能是竹篮打水一场空。有些时候自己要静下心来思考，问题没有自己想得那么复杂。在这次的课设中就是这样，将数字秒表的问题分为了七个模块，每个模块都是可以轻松解决的小问题。将大问题分解成一个个小问题，思维更加活跃，更具有逻辑性，这就是我所学到的东西。
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参考文献
[1] 潘松著主编，EDA技术实用教程(第二版)，科学出版社,2005. [2] 梁勇 王留奎 EDA技术教程 人民邮电出版社，2010
[3] 谭会生主编，EDA技术综合应用实例与分析 西安电子科技大学出版社，2007 [4] 徐志军 王金明 尹廷辉 EDA技术与VHDL设计 电子工业出版社， [5] 江国强 EDA技术习题与实验 电子工业出版社，2005
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附录：源程序代码
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity miaob is
port( clk,clr:in std_logic;-----脉冲信号/清零开关 rst,rsh:in std_logic;------记录/回放开关
led0,led1,led2,led3:out std_logic_vector(6 downto 0)); end miaob;
architecture behave of miaob is
COMPONENT fenpinl port(CLK_IN:IN STD_LOGIC; CLK_OUT:OUT STD_LOGIC); end COMPONENT;
COMPONENT count10
port(clr,clk:in std_logic;----时钟/清零/缓存信号 dout:buffer std_logic_vector(3 downto 0); co:out std_logic);-------进位信号 end COMPONENT;
COMPONENT RECORD1 port( clr:in std_logic; RST:in STD_LOGIC;
en:BUFFER std_logic_vector(2 downto 0)); ---使能输出 end COMPONENT;
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