八、项目评价
评分表 主考＿＿＿＿得分______
项目9触发器
一、学习任务
最终目标：掌握基本RS触发器、D触发器、JK触发器的逻辑功能。
促成目标：能用“与非”门组成基本RS触发器、D触发器，熟悉各触发器之间逻辑功能的相互转换方法。 二、相关知识
触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。
(1)图1所示电路由两个“与非”门交叉耦合而成的基本RS触发器，它是无时钟控制低电平直接触发的触发器，有直接置位、复位的功能，是组成各种功能触发器的最基本单元。
& Q Q 考核内容及要求 1、项目要求与方案设计 2、项目实施步骤 配分 20 20 评分标准 扣分 得分 分析项目要求，提出设计方案 拟出项目实施步骤 1、项目名称 2、项目要求 3、器材与仪器 4、方法与步骤 5、表格记录 6、描绘波形 1、解答项目提出的问题 2、提出改进建议 3、项目报告 50 4、分析总结 10 Q Q1 G2 & G4 SG1 & & G2G3 & & G4SR D C3 S R S RD D (a) 电路组成 CD图1 触发器的简化电路 图2 触发器的构成逻辑符号21
(2)D触发器是另一种使用广泛的触发器，同步D触发器的的构成如图2所示。同步D触发器是在C脉冲等于1期间有效。
状态方程为：Qn?1?D （C=1期间有效）
(3)JK触发器是一种逻辑功能完善，通用性强的集成触发器。在结构上可分为主从型JK触发器和边沿型JK触发器。在产品中应用较多的是下降沿触发的边沿型JK触发器。它有三种不同功能的输入端，第一种是直接置位、复位输入端，用RD和SD表示。在SD=0，（或置RD=1或RD=0，SD=1时，触发器不受其它输入端状态影响，使触发器强迫置“1”“0” ），当不强迫置“1”（或置“0” ）时， RD、SD都应置高电平。第二种是时钟脉冲（CP或C）输入端，用来控制触发器翻转（或称作状态更新），逻辑符号中C端处若有小圆圈，则表示触发器在时钟脉冲下降沿（或负边沿）发生翻转，若无小圆圈，则表示触发器在时钟脉冲上升沿（或正边沿）发生翻转。第三种是数据输入端，它是触发器状态更新的依据，用J、K表示。JK触发器的状态方程为：
Qn?1?JQn?KQn
本项目采用74LS112型双JK触发器，是下降沿触发的边沿触发器，引脚排列如图3所示。表1为其功能表。
16 15 14 13 12 11 10 9 74LS112 1 2 3 4 5 6 7 8
1RD 2RD 2C 2K 2J 2SD 2Q UCC
1C 1K 1J 1SD 1Q 1Q 2Q GND 图3 74LS112的引脚图 表1 输 入 SD RD C J 0 1 0 1 1 1 1 1
K × × × 0 0 1 0 1 输 出 Qn?1 Qn?1 1 0 ? 0 1 ? Qn 1 0 0 1 1 1 1 1 × × × × ? ? ? ? × × × 0 0 0 1 1 Qn Qn 0 1 Qn Qn 1 0 Qn 22
注：×——任意态；?——高到低电平跳变；?——低到高电平跳变；
Qn(Qn)——现态；Qn?1(Qn?1)——次态；?——不定态
不同类型的触发器对时钟信号和数据信号的要求各不相同，一般说来，边沿触发器要求数据信号超前于触发边沿一段时间出现（称之为建立时间），并且要求在边沿到来后继续维持一段时间（称之为保持时间）。主从触发器对上述时间参数要求不高，但要求在C＝1期间，外加的数据信号不容许发生变化，否则将导致触发错误输出。
(4)在集成触发器的产品中，虽然每一种触发器都有固定的逻辑功能，但可以利用转换的方法得到其它功能的触发器。如果把JK触发器的JK端连在一起（称为T端）就构成T触发器，状态方程为
Qn?1?TQn?TQn
在C脉冲作用下，当T=0时Qn+1 = Qn；T=1时，Qn+1=Qn。工作在T = 1时的JK触发器称为T'触发器。T和T'触发器广泛应用于计算电路中。值得注意的是转换后的触发器其触发方式仍不变。 三、设备及所选用组件箱
名 称 数字电子技术项目箱 双踪示波器 数字万用表 74LS112、74LS00、74LS20 数 量 1 1 1 1、1、2 备 注 四、预习思考
1、复习有关触发器的部分内容。 2、列出各触发器功能测试表格。
3、JK触发器和D触发器在实现正常逻辑功能时RD、SD应处于什么状态？ 4、触发器的时钟脉冲输入为什么不能用逻辑开关作脉冲源，而要用单次脉冲源或连续脉冲源？ 五、项目实施
组织形式：5人为一小组，推选一位组长。 1、测试基本RS触发器的逻辑功能
按图1用74LS00集成块的两个与非门构成基本RS触发器。输入端RD、SD接逻辑开关，输出端Q、Q接电平指示器，按表2要求测试逻辑功能，记录之。
23
表2 RD SD Q Q 1→0 1 1→0 0→1 0 1 0→1 0
2．测试同步D触发器的逻辑功能
按图2用与非门74LS00构成同步D触发器,输入端D、C接逻辑开关，输出端Q、Q接电平指示器，按表3要求测试逻辑功能，记录之。
表3 D C 0 1 0 1 Q n+1 Q n = 0 Q n = 1
0 1 3．测试双JK触发器74LS112逻辑功能 (1)测试RD、SD的复位、置位功能
任取一只JK触发器，RD、SD、J、K端接逻辑开关，C端接单次脉冲源，Q、Q端接电平指示器，按表2要求改变RD、SD（J、K、C处于任意状态），并在RD=0（SD= 1）或SD= 0（RD= 1）作用期间任意改变J、K及C的状态，观察Q、Q状态，记录之。
(2)测试JK触发器的逻辑功能
按表4要求改变J、K、C端状态，观察Q、Q状态变化，观察触发器状态更新是否发生在C脉冲的下降沿（即C由1→0），记录之
表4
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J 0 0 1 1
K 0 1 0 1 C 0?1 1?0 0?1 1?0 0?1 1?0 0?1 1?0 Q n+1 Q n = 0 Q n = 1 (3)将JK触发器的J、K端连在一起，构成T触发器。 C端接入1Hz连续脉冲，用电平指示器观察，Q端变化情况。
C端输入1kHz连续脉冲，用双踪示波观察C、Q、Q的波形，注意相位和时间关系，描绘之。
六、项目拓展：设计用“与非门”组成维持阻塞D触发器，并测试其功能。 七、项目报告
1、列表整理各类型触发器的逻辑功能。 2、总结观察到的波形，说明触发器的触发方式。 3、总结JK触发器74LS112的特点。
4、利用普通的机械开关组成的数据开关所产生的信号是否可作为触发器的时钟脉冲信号，为什么？是否可以用作触发器的其他输入端的信号，又是为什么？
八、项目评价
评分表 主考＿＿＿＿得分______
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考核内容及要求 配分 评分标准 扣分 得分 1、项目要求与方案设计 20 分析项目要求，提出设计方案 2、项目实施步骤 20 拟出项目实施步骤 1、列表整理各类型触发器的逻辑功能。 3、项目报告 50 2、总结观察到的波形，说明触发器的触发方式。 3、总结JK触发器74LS112的特点。 1、项目是否达到预期目的 4、分析总结 10 2、解答项目提出的问题 3、分析还存在着哪些不足并 提出改进建议 26