本科生期末试卷 五
一． 选择题（每题1分，共10分）
1．对计算机的产生有重要影响的是：______。 A 牛顿、维纳、图灵 B 莱布尼兹、布尔、图灵 C 巴贝奇、维纳、麦克斯韦 D 莱布尼兹、布尔、克雷
2．假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验的字符码是______。 A 11001011 B 11010110 C 11000001 D 11001001
3．按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是______。 A 全串行运算的乘法器 B 全并行运算的乘法器 C 串—并行运算的乘法器 D 并—串型运算的乘法器
4．某计算机字长32位，其存储容量为16MB，若按双字编址，它的寻址范围是______。 A 0—16MB B 0—8M C 0—8MB D 0—16MB 5．双端口存储器在______情况下会发生读 / 写冲突。 A 左端口与右端口的地址码不同 B 左端口与右端口的地址码相同 C 左端口与右端口的数据码相同 D 左端口与右端口的数据码不同 6．程序控制类指令的功能是______。 A 进行算术运算和逻辑运算
B 进行主存与CPU之间的数据传送
C 进行CPU和I / O设备之间的数据传送 D 改变程序执行顺序
7．由于CPU内部的操作速度较快，而CPU访问一次主存所花的时间较长，因此机器周期 通常用______来规定。
A 主存中读取一个指令字的最短时间 B 主存中读取一个数据字的最长时间 C 主存中写入一个数据字的平均时间 D 主存中读取一个数据字的平均时间 8．系统总线中控制线的功能是______。
A 提供主存、I / O接口设备的控制信号响应信号 B 提供数据信息 C 提供时序信号
D 提供主存、I / O接口设备的响应信号 9．具有自同步能力的记录方式是______。
A NRZ0 B NRZ1 C PM D MFM
10．IEEE1394的高速特性适合于新型高速硬盘和多媒体数据传送，它的数据传输率可以是 ______。
A 100兆位 / 秒 B 200兆位 / 秒 C 400兆位 / 秒 D 300兆位 / 秒
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二． 填空题（每题3分，共24分）
1． Cache是一种A. ______存储器，是为了解决CPU和主存之间B. ______不匹配而采用 的一项重要硬件技术。现发展为多级cache体系，C. ______分设体系。 2． RISC指令系统的最大特点是：A. ______；B. ______;C. ______种类少。只有取数 / 存 数指令访问存储器。 3． 并行处理技术已成为计算计技术发展的主流。它可贯穿于信息加工的各个步骤和阶段。 概括起来，主要有三种形式A. ______并行；B. ______并行；C. ______并行。 4. 为了解决多个A. ______同时竞争总线，B. ______必须具有C. ______部件。
5. 软磁盘和硬磁盘的A. ______原理与B. ______方式基本相同，但在C. ______和性能上 存在较大差别。
6．选择型DMA控制器在A. ______可以连接多个设备，而在B. ______只能允许连接一个 设备，适合于连接C. ______设备。
7．主存与cache的地址映射有A. ______、B. ______、C. ______三种方式。其中组相连 方式适度地兼顾了前二者的优点，又尽量避免其缺点，从灵活性、命中率、硬件投资来 说较为理想。
8．流水CPU是以A. ______为原理构造的处理器，是一种非常B. ______的并行技术。目 前的C. ______微处理器几乎无一例外的使用了流水技术。
三． 应用题
1. （11分）CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次
数为200次，已知cache存取周期为50ns,主存为250ns,求cache / 主存系统的效率和平均访问时间。
2. （11分）某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0 ，请分别按下述
两种方式写出C4C3C2C1的逻辑表达式。
（1） 串行进位方式 （2） 并行进位方式
3. （11分）图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在
A组跨接端和B组跨接端之间分别进行接线。74LS139是 2 ：4译码器，使能端G接地表示译码器处于正常译码状态。
要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。
图B5.1
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4. （11分）运算器结构如图B5.2所示，R1 ，R2，R3 是三个寄存器，A和B是两个三选
一的多路开关，通路的选择由AS0 ,AS1 和BS0 ，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1??，ALU是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下：
图B5.2
S1S2 = 00时，ALU输出 = A S1S2 = 01时，ALU输出 = A + B S1S2 = 10时，ALU输出 = A – B S1S2 = 11时，ALU输出 = A⊕B 请设计控制运算器通路的微指令格式。
5. （11分）集中式仲裁有几种方式？画出独立请求方式的逻辑图，说明其工作原理。 6. （11分）单级中断中，采用串行排队链法来实现具有公共请求线的中断优先级识别，
请画出中断向量为001010，001011，001000三个设备的判优识别逻辑图。
本科生期末试卷六
一． 选择题（每小题1分，共10分）
1．完整的计算机应包括______。 A 运算器、存储器、控制器 ； B 外部设备和主机 ； C 主机和实用程序 ；
D 配套的硬件设备和软件系统 ；
2．用64位字长（其中1位符号位）表示定点小数时，所能表示的数值范围是______。 A [ 0，264 – 1 ] B [ 0，263 – 1 ] C [ 0，262 – 1 ] D [ 0，263 ]
3．四片74181ALU和1片74812CLA器件相配合，具有如下进位传递功能______。 A 行波进位 ；
B 组内先行进位，组间先行进位 ； C 组内先行进位，组间行波进位 ； D 组内行波进位，组间先行进位 ；
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4．某机字长32位，存储容量为 1MB，若按字编址，它的寻址范围是______。 A 0—1M B 0—512KB C 0—256K D 0—256KB
5．某一RAM芯片，其容量为512×8位，除电源和接地端外，该芯片引出线的最小数目应是______。
A 23 B 25 C 50 D 19
6．堆栈寻址方式中，设A为通用寄存器，SP为堆栈指示器，MSP为SP指示器的栈顶单元，如果操作的动作是：（A）→MSP ，（SP）- 1 →SP ，那么出栈的动作应是______。 A （MSP）→A， （SP） + 1→SP ； B （SP） + 1→SP ，（MSP）→A ； C （SP） - 1→SP ，（MSP）→A ； D （MSP）→A ，（SP） - 1→SP ； 7．指令周期是指______。
A CPU从主存取出一条指令的时间 ； B CPU执行一条指令的时间 ；
C CPU从主存取出一条指令加上CPU执行这条指令的时间 ； D 时钟周期时间 ；
8．在______的微型计算机系统中，外设可和主存贮器单元统一编址 ，因此可以不使用I / O指令。
A 单总线 B 双总线 C 三总线 D 多总线 9．在微型机系统中，外围设备通过______与主板的系统总线相连接。 A 适配器 B 设备控制器 C 计数器 D 寄存器
10．CD—ROM光盘的标准播放时间为60分钟。在计算模式1情况下，光盘的存储容量为 ______。
A 601MB B 527MB C 630MB D 530MB
二． 填空题（每小题3分，共24分）
1．计算机的硬件包括A.______，B.______，C.______适配器，输入输出部分。
2．按IEEE764标准，一个浮点数由A.______，阶码E ，尾数m 三部分组成。其中阶码E 的值等于指数的B.______加上一个固定C.______。
3．存储器的技术指标有A.______，B.______，C.______，存储器带宽。
4．指令操作码字段表征指令的A.______，而地址码字段指示B.______。微小型机多采用 C.______混合方式的指令格式。
5. CPU中至少有如下六类寄存器，除了A.______寄存器，B.______计数器，C.______寄存
器外，还应有通用寄存器，状态条件寄存器，数据缓冲寄存器。 6．总线有A.______特性，B.______特性，电气特性，C.______特性。
7．不同的CRT显示标准所支持的最大A.______和B.______数目是C.______的。 8．中断处理需要有中断A.______，中断B.______产生，中断C.______等硬件支持。
三.应用题
1. （11分）设有两个浮点数 N1 = 2 × S1 , N2 = 2 × S2 ,其中阶码2位，阶符1位，
尾数四位，数符一位。设 ：j1 = (-10 )2 ,S1 = ( +0.1001)2 j2 = (+10 )2 ,S2 = ( +0.1011)2
求：N1 ×N2 ，写出运算步骤及结果，积的尾数占4位，要规格化结果，用原码阵列乘法器求尾数之积。
j1
j2
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2. （11分）已知某8位机的主存采用半导体存贮器，地址码为18位，若使用4K×4位
RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问： （1）若每个摸条为32K×8位，共需几个模块条？ （2）每个模块内共有多少片RAM芯片？
（3）主存共需多少RAM芯片？CPU如何选择各模块条？
3. （11分）图B6.1是某SRAM的写入时序，其中R / W 是读 、写命令控制线，当R / W
线为低电平时，存贮器按给定地址把数据线上的数据写入存贮器。请指出图中时序的错误，并画出正确的写入时序。
图B6.1
4. （11分）某计算机有如下部件：ALU，移位器，主存M，主存数据寄存器MDR，主存地
址寄存器MAR，指令寄存器IR，通用寄存器R0——R3 ，暂存器C和D。 （1）请将各逻辑部件组成一个数据通路，并标明数据流向。 （2）画出“ADD R1，（R2）+ ”指令的指令周期流程图，指令功能是 （R1）+（（R2））→R1。 IR R0 MBR 移位器
PC R1
ALU C R2 M
D R3 MAR
图B6.2
5. （11分）集中式仲裁有几种方式？画出计数器定时查询方式的逻辑结构图，说明其工
作原理。
6. （11分）刷存的主要性能指标是它的带宽。实际工作时显示适配器的几个功能部分要
争用刷存的带宽。假定总带宽的50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。 （1） 若显示工作方式采用分辨率为1024×768，颜色深度为3B，帧频（刷新速率）为
72HZ，计算总带宽。
（2） 为达到这样高的刷存带宽，应采取何种技术措施？
本科生期末试卷七
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