图 1 ISERDES基元
图 2 ISERDES内部组成单元结构框图
图 3 当使用Memory模型是ISERDES内部的连接情况
表 1 ISERDES端口列表
Port Name Q1-Q6 SHIFTOUT1 Type Output Output Width 1(each) 1 Description 寄存器输出 进位输出，用于数据宽度的扩展。连接到从IOB的SHIFIN1。 SHIFTOUT2 Output 1 进位输出，用于数据宽度的扩展。连接到从IOB的SHIFIN2。 BITSLIP CE1 CE2 CLK Input Input 1 1(each) 启动bitslip操作 时钟使能输入 Input 1 高速时钟输入，对串行输入数据流进行时钟控制。 CLKB Input 1 高速时钟第二输入，对串行输入的数据流进行时钟控制。总是连接~CLK。 CLKDIV Input 1 时钟CLK的分频时钟，取决于解串的数据宽度。 控制着延迟单元、解串数据、Bitslip子模块和CE单元进行时钟控制。 D OCLK Input Input 1 1 来自IOB的串行输入数据。 用于存储器应用的高速时钟输入，该信号只有在INTERFACE_TYPE属性配置为(\时，才可用；配置为”NETWORKING”时，直接赋0值即可。 SHIFTIN1 Input 1 用于数据扩展的进位输入，连接到主IOB的SHIFTOUT1。 SHIFTIN2 Input 1 用于数据扩展的进位输入，连接到主IOB的SHIFTOUT2。 RST
Input 1 异步复位输入，高有效。
表 2 ISERDES属性列表
Atrribute Name BITSLIP_ENABLE Eescription 允许用户使用或者忽略Value 字符串：TUREDefault Value FALSE bitslip子模块。该属性在或FALSE INTERFACE_TYPE属性配置为MEMORY时必须配置为FALSE，在配置为NETWORKING时必须配置为TURE。 DATA_RATE 允许将输入的数据流作为”DDR”或者”SDR”来进行处理。 字符串：DDR或DDR SDR DATA_WIDTH 定义串并转换的宽度，合法的值取决于DATA_RATE的配置（SDR或者DDR）。 如果 DATA_RATE = DDR，则此值限制为 4、6、8 或 10。如果DATA_RATE = SDR，则此值限制为 2、3、4、5、6、7 或 8。 4 INTERFACE_TYP选择ISERDES的使用说字符串：E 明 MEMORY或NETWORKING NUM_CE SERDES_MODE 定义时钟使能数 当使用宽度扩展时定义SERDES是主模块，还是从模块。
MEMORY 整数：1或2 字符串：MASTER或SLAVE。 2 MASTER
表 3 推荐的数据宽度配置
5.1.2 ISERDES基元的时钟解决方案
CLK和CLKDIV的相位关系，在串并转换的过程中是非常重要的。CLK和CLKDIV的相位关系应该是理想对齐的。FPGA中存在这样的时钟模块单元来设计满足CLK和CLKDIV的相位关系。
在networking模式下，解决时钟相位关系的唯一办法是： ? CLK driven by BUFIO, CLKDIV driven by BUFR
? CLK driven by DCM, CLKDIV driven by the CLKDV output of the same DCM
? CLK driven by PLL, CLKDIV driven by CLKOUT[0:5] of same PLL
在Memory Interface模式下，解决时钟相位关系的唯一办法是： ? CLK driven by BUFIO or BUFG
? OCLK driven by DCM and CLKDIV driven by CLKDV output of same DCM ? OCLK driven by PLL and CLKDIV driven by CLKOUT[0:5] of same PLL
图 4 控制CLK和CLKDIV相位对齐的时钟解决方案
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5.2 OSERDES
OSERDES：输出并串转换器逻辑资源，具有专门用来帮助实现源同步接口的待定时钟控制和逻辑资源。每个OSERDES模块包含一个用户数据和三态控制的专用串行器。数据和专用串行器都可以配置成SDR和DDR模式。数据串行化可大6：1，如果使用“OSERDES宽度扩展，则是10：1”。三态串行化可达4：1。
5.2.1 OSERDES组成功能模块
图 OSERDES功能框图
在OSERDES并串转换过程中，并行数据串行化是从数据引入引脚的最低位
到最高位的顺序进行的（即D1输入引脚上的数据传输到OQ引脚的首位）。
OSERDES使用CLK和CLKDIV两个时钟进行数据速率转换。CLK是高速
串行时钟；CLKDIV是分频并行时钟。假定CLK和CLKDIV相位对齐，表**所示为各种模式下CLK与CLKDIV之间的关系。
表** 并串转换器的clk/clkdiv关系
SDR模式下的输入数据宽度输出 2 3 4
DDR模式下的输入数据宽度输出 4 6 8 CLK 2X 3X 4X CLKDIV X X X