SERDES FPGA设计手册要点 - 图文(7)

图 OSERDES扩展Slave

6.2.3.1 仿真结果

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图 ××OSERDES基元位宽扩展仿真结果

由上仿真图可知，位宽扩展为8：1的并串转换器的延迟为1个clkdiv+6个clk，即clkdiv采集到第一个有效并行数据后的第6个clk的上升沿，并串转换后

的串行数据出现在OQ上。

另外，上述仿真中的SHIFTOUT1和SHIFTOUT2为啥存在不定态。？？？ 遗留问题：如果需要将OSERDES并串转换后的串行数据在重新拼接起来，该如何实现？？？