设置。 DATA_WIDTH 定义并串数据转整数：2、4、6、7、8或者4 换器的宽度。此值10还取决。如果于DATA_RATE_OQ==DDR，DATA_RATE_OQ则此值限制为4、6、8或10。 的值。 如果DATA_RATE_OQ==SDR，则此值限制为2、3、4、5、6、7、8。 当DATA_WIDTH设置值大于6时，必须将一对OSERDES配置成主从配置。 SERDES_MODE 当使用宽度扩展字符串：MASTER或MASTER 时，定义SLAVE。 OSERDES模块是主模块还是从模块。 TRISTATE 定义三态转换器整数：1或4。如果4 的宽度。 DATA_RATE_TQ==DDR，则此值限制为4。如果DATA_RATE_TQ==SDR或BUF，则此值限制为1。
6.2.1.2 设计思想
设计中将外部输入的复位信号进行异步复位，同步释放处理。OSERDES基元外部的并行数据直接进入OSERDES。将OSERDES属性配置为SDR，
DATA_WITH==6，即6：1并串转换器件。OSERDES的串行数据直接作为模块数据。
6.2.1.3 仿真结果
创建test_betch平台，生成激励。仿真结果如图XX和图XX。从图上分析可知，有CLKDIV驱动产生一组并行测试数据，16进制表示依次为15、12、7、1e、1a，共5个。
其中，clk为快时钟，驱动并串转换器串行侧；clkdiv通常是clk的一个分频版本，取决于所实现的解串的宽度(即，如果是6：1并串转换，则clkdiv是clk的6分频)；OSERDES基元外的并行数据通过d1、d2、d3、d4、d5、d6输入到OSERDES内部，其中d1将最先出现在OQ上，也即如果将并行数据的最低位赋值给d1，其他依次，那么可以看成OSERDES是从并行数据的低位开始并串转换的；oce为输出数据有效时钟使能。注意，该设计中配置为SDR（OSERDES默认为DDR），则OSERDES的并串转换输出延迟为clkdiv采集到有效并行数据之后的5个clk周期（即之后的第五个clk上升沿驱动出第一位有效串行数据）有效串行数据出现在OQ上。
15 12 7 1e 1a
图 ××OSERDES配置为SDR仿真结果
6.2.1.1 OSERDES基元SDR模式时序
6.2.2 单个OSERDES单元设计(DDR) 1e
6.2.2.1 OSERDES配置参数
6.2.2.2 设计思想
设计中将外部输入的复位信号进行异步复位，同步释放处理。OSERDES基元外部的并行数据直接进入OSERDES。将OSERDES属性配置为DDR，DATA_WITH==6，即6：1并串转换器件。OSERDES的串行数据直接作为模块数据。
6.2.2.3 仿真结果
创建test_betch平台，生成激励。仿真结果如图XX和图XX。从图上分析可知，有CLKDIV驱动产生一组并行测试数据，16进制表示依次为15、12、7、1e、1a，共5个。
其中，clk为快时钟，驱动并串转换器串行侧；clkdiv通常是clk的一个分频版本，取决于所实现的解串的宽度(即，如果是6：1并串转换，在配置为SDR模式时，clkdiv是clk的6分频；在配置为DDR模式时，clkdiv是clk的3分频)；OSERDES基元外的并行数据通过d1、d2、d3、d4、d5、d6输入到OSERDES内部，其中d1将最先出现在OQ上，也即如果将并行数据的最低位赋值给d1，其他依次，那么可以看成OSERDES是从并行数据的低位开始并串转换的；oce为输出数据有效时钟使能。注意，该设计中配置为DDR（OSERDES默认为DDR），则OSERDES的并串转换输出延迟为clkdiv采集到有效并行数据之后的5个clk周期（即之后的第五个clk上升沿驱动出第一位有效串行数据）有效串行数据出现在OQ上。补充说明，刚刚提到的并串转换延迟，对6：1并串转换，DDR模式的情况下，从给出第一个有效并行数据，到该并行数据转为串行数据后的第一位有效串行数据出现在OQ上的延迟为1个clkdiv+3个clk，关于延迟的其他情况的描述参考表××中所述。
DDR模式下，在复位失效后，至少延迟一
个clkdiv之后再给出有效的并行数据
15 12 7
1e 1a
图×× OSERDES基元DDR模式仿真
注意，于SDR模式不同，在DDR模式时，当OSERDES基元的复位失效后，必须至少延迟一个clkdiv时钟周期后，再给出第一个有效的并行数据，这样第一个并行数据才能被正确采样。
另外，DDR模式下6：1并串转换的延迟为1个clkdiv+3个clk。从仿真图中可以看出，在clkdiv正确采样第一个有效并行数据后的，第三个clk上升沿，并串转后的第一个串行数据出现在OQ上。
6.2.2.1 OSERDES基元SDR模式时序
6.2.3 OSERDES宽度扩展 6.2.3.1 设计实例
本设计通过配置OSERDES实现为SDR，8:1并串转换器件具体设计如下图××。.
图 OSERDES扩展Master