本设计配置为”1”，使用一个时钟使能。 设置当前SERDES的身份，主或从。 可选配置：”MASTER” SERDES_MODE MASTER or ”SLAVE”. 本设计中配置为MASTER，即没有进行级联设计。 参数 值 意义 Bitslip控制器的使能。 如果INTERFACE_TYPE配置为memory，则必须配置为FALSE；如果INTERFACE_TYPEBITSLIP_ENABLE TRUE 配置为networking，则必须配置为TURE。在本次设计里将接口类型配置为了networking类型。 指定将输入的数据作为”SDR”或是”DDR”处理。 DATA_RATE SDR SDR --- 单倍数据数据； DDR --- 双倍数据速率； 本设计中设置为单倍数据速率，即SDR。 使用的数据传输模型。 可选配置为： INTERFACE_TYPE NETWORKING \--- 需要用到OCLK； \--- 不
需要用到OCLK； 本设计中配置为NETWORKING。 IOBDELAY
6.1.1.2 设计思想
设计中将外部输入的复位信号进行异步复位，同步释放处理。外部的串行数据直接进入ISERDES，SERDES输出的并行数据进行拼接成6位的数据总线，再输出。
6.1.1.3 仿真结果
创建test_betch平台，生成激励。仿真结果如图XX和图XX。从图上分析可知，产生的激励序列011111_101101_101010_110100_010111_10000_000000…。
其中，clk为快时钟，控制输入的串行数据；clkdiv通常是clk的一个分频版本，取决于所实现的解串的宽度(即，如果是1:6解串器，则clkdiv是clk的6分频)；D为输入的串行数据；ce为D的同步有效标志（使能）。注意，该设计中配置为SDR，networking模式，则ISERDES的延迟为两个clkdiv的时钟，这里所讲的延迟是指快时钟(clk)采集数据为样本之后，该数据位出现在Q输出上所需的慢时钟(clkdiv)的周期数。另，串行输出的第一位出现在并行输出的最高位上。其他配置情况下的ISERDES延迟信息如表XX所示。
NONE 待补充
图 仿真全图
图 测试激励起点
图 测试激励结束
表 ISERDES延迟
6.1.1.4 ISERDES数据时序
6.1.1.4.1 ISERDES输入数据时序
图 ISERDES数据输入时序图
6.1.1.4.1 ISERDES输出数据时序
图 ISERDES数据输出时序图
对于ISERDES来说，输入到输出存在一定延迟，这个延迟取决于DATA_RATE，DATA_WIDTH，SERDES_MODE属性。所谓延迟具体是指快时钟(CLK)采集数据位样本之后，该数据位出现在Q输出上所需的慢时钟(CLKDIV)周期数。
表 ISERDES延迟值
Date_Rate
SERDES_MODE
存储器模式的延迟 SDR DDR
6.1.2 单个ISERDES单元设计(DDR) 6.1.2.1 ISERDES配置参数
1个CLKDIV周期 1个CLKDIV周期 网络模式的延迟 2个CLKDIV周期 2个CLKDIV周期 6.1.2.2 设计思想
6.1.2.3 仿真结果
6.1.3 ISERDES宽度扩展
构建大于1:6的串并转换器需要两个ISERDES模块。每个I/O模块中有一主一从两个ISERDES模块。通过将主ISERDES的SHIFOUT端口连接到从ISERDES的SHIFTIN端口，可以将串并转换器最大扩展到1:10(DDR)和1:8(SDR)。如下图所示为使用主从ISERDES模块的1:10DDR串并转换器的框图。端口Q3-Q6用于从ISERDES上的并行接口的后四位。如果是1:8的SDR串并转化器，则从单元用的是Q3和Q4两位端口。