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OSERDES延迟
10 — — — 5X 6X 7X 8X X X X X Oserdes模块的输入到输出延迟取决于DATA_RATE和DATA_WIDTH属性。
延迟的定义是，并行数据样本输入OSERDES所需的慢时钟(CLKDIV)周期数，后加OSERDES在并行数据采样之后将第一个串行数据送入OQ输出所需的快时钟(CLK)周期数。表××概述了各种OSERDES延迟值。
5.2.2 OSERDES基元
图 oserdes基元
端口名称 OQ 类型 输出output 宽度 1 描述 数据通路输出，并转串后的串行输出。 SHIFTOUT1 输出 1 数据宽度扩展的进位输出，连接到主OSERDES的SHIFTIN1。 SHIFTOUT2 输出 1 数据宽度扩展的进位输出，连接到主OSERDES的SHIFTIN2。 TQ CLK 输出 输入 1 1 三态控制输出 高速时钟输入，驱动并串转换器的串行侧。 CLKDIV 输入 1 分频时钟输入。对延迟单元，解串数据，Bitslip自模块和CE单元进行时钟控制。为CLK端口所连接时钟的分频版本，分频大小根据数据转换宽度而定。CLKDIV驱动驱动并
串转换器的并行侧。 D1-D6 输入 1/port 并行数据输入。D1将最先出现在串行输出口OQ上。所有并行数据全通过D1-D6进入OSERDES模块。 OCE 输入 1 输出数据时钟使能，高有效。 该信号可以作为输入OSERDES基元内的并行数据的同步有效标志，并可以同时输出到接收转换后的串行数据的一方，作为一个有效数据的起始位置的判断标志。 REV 输入 1 反转SR引脚。OSERDES模块中没有此端口。 SHIFTIN1 输入 1 数据宽度扩展的进位输入，连接到从OSERDES的SHIFTOUT1。 SHIFTIN2 输入 1 数据宽度扩展的进位输入，连接到从OSERDES的SHIFTOUT2。 SR 输入 1 设置/复位。在OSERDES模块中，此引脚只作为异步复位。 T1-T4 输入 1/port 并行三态输入。所有并行三态信号，都通过端口T1到T4进入OSERDES模块。此端口连接到FPGA内部资源，可以配置成一位或者四位。 TCE
5.2.3 OSERDES基元的时钟解决方案
输入 1 三态控制通路时钟使能，高有效。
6 SERDES应用指南
6.1 ISERDES设计
6.1.1 单个ISERDES单元设计(SDR) 6.1.1.1 ISERDES配置参数
Iserdes仿真设计的练习中将iserdes的参数配置为图XX中的参数，具体参数释义如表XX所示。
图 XX 表 XX 参数 BITSLIP_ENABLE 值 TRUE 意义 Bitslip控制器的使能。 如果INTERFACE_TYPE配置为
memory，则必须配置为FALSE；如果INTERFACE_TYPE配置为networking，则必须配置为TURE。在本次设计里将接口类型配置为了networking类型。 指定将输入的数据作为”SDR”或是”DDR”处理。 DATA_RATE SDR SDR --- 单倍数据数据； DDR --- 双倍数据速率； 本设计中设置为单倍数据速率，即SDR。 使用的数据传输模型。 可选配置为： \--- 需要用INTERFACE_TYPE NETWORKING 到OCLK； \--- 不需要用到OCLK； 本设计中配置为NETWORKING。 IOBDELAY IOBDELAY_TYPE IODELAY_VALUE NONE DEFAULT 0 待补充 待补充 待补充 定义设计中使用的时钟使能的个数。具体参考NUM_CE 1 ISERDES结构中的时钟模块的时钟使能CE1和CE2设计。