0 0 0 0
1 1 1 1
0 0 1 1
0 1 0 1
0 0 0 0
0 0 0 1
1 1 1 1
1 1 1 1
0 0 1 1
0 1 0 1
1 1 1 0
0 0 0 0
利用卡诺图进行化简，可以得到最小积之和表达式为
Y1=A1·B1·A2’+A1·B1·B2’ Y2=A1’·A2·B2+B1’·A2·B2Y2
采用74x04得到各反相器 采用74x10得到3输入与非 采用74x00得到2输入与非 实现的逻辑图如下：
6-32 做出练习题6-31定义的BUT门的CMOS门级设计，可以采用各种反相门逻辑的组合（不一定是二级“积之和”），要求使用的晶体管
数目最少，写出输出表达式并画出逻辑图。
解：CMOS反相门的晶体管用量为基本单元输入端数量的2倍；
对6-31的函数式进行变换：
Y1=A1?B1?A2'+A1?B1?B2'=(A1?B1)?(A2'+B2')=(A1?B1)?(A2?B2)' Y2=A2?B2?A1'+A2?B2?B1'=(A2?B2)?(A1'+B1')=(A2?B2)?(A1?B1)'
利用圈-圈逻辑设计，可以得到下列结构：
Y1=((A1?B1)'+(A2?B2)'')' Y2=((A2?B2)'+(A1?B1)'')'
6-20 采用一片74x138或74x139二进制译码器和NAND门，实现下列单输出或多数出逻辑函数。 解：a) F=∑X,Y,Z(2,4,7)
此结构晶体管用量为20只 （原设计中晶体管用量为40只）
b) F=∏A,B,C(3,4,5,6,7)=∑A,B,C(0,1,2)
c) F=∑A,B,C,d(0,2,10,12)=D'?∑A,B,C(0,1,5,6)
d) F=∑W,X,Y,Z(2,3,4,5,8,10,12,14)=∑W,Z(2)+W'?∑X,Y(1,2)
e) F=∑W,X,Y(0,2,4,5) G=∑W,X,Y(1,2,3,6)
f) F=∑A,B,C(2,6)=C'?∑A,B(1,3) G=∑=C,D,E(0,2,3)=C'?∑D,E(0,2,3)
6-38 假设要求设计一种新的组件：优化的十进制译码器，它只有十进制输入组合。与取消6个输出的4-16译码器相比，怎样使这样的译码器价格降至最低？写出价格最低译码器的全部10个输出的逻辑等式。假设输入和输出高电平有效且没有使能输入。 解：
设输入为:A，B，C，D，将6个输入组合作为无关项以化简其余输出的乘积项，输出函数卡诺图如下：
利用无关项进行最小成本设计，可以得到下列输出函数： Y0=A'?B'?C'?D' Y1=A'?B'?C'?D Y2=B'?C?D' Y3=B'?C?D Y4=B?C'?D' Y5=B?C'?D Y6=B?C?D' Y7=B?C?D Y8=A?D' Y9=A?D
与4-16译码器的前10个输出的实现相比，减少了10个与门输入端，减少了20只晶体管的用量。
6-43 采用一片SSI器件（4 x Nand2）和一片74x138，实现下列4个逻辑函数。
解：F1=X'?Y'?Z'+X?Y?Z=∑X,Y,Z(0,7) F2=X'?Y'?Z+X?Y?Z'=∑X,Y,Z(1,6) F3=X'?Y?Z'+X?Y'?Z=∑X,Y,Z(2,5) F4=X?Y'?Z'+X'?Y?Z=∑X,Y,Z(3,4)