6-21 图X6.21电路有什么可怕的错误？提出消除这个错误的方法。 解：该电路中74x139两个2-4译码器同时使能，会导致2个3态门同时导通，导致输出逻辑电平冲突。为解决这一问题，可将使能端分开，进行反相连接，各自使能，即可消除该错误。
6-63设计适合于24引脚IC封装的3输入，5位多路复用器，写出真值表并画出逻辑图和逻辑符号。
解：设数据输入A(4..0),B(4..0),C(4..0),数据输出Y（4..0） 选择端S1,S0
则 Y=S1·S0·A+S1·S0’·B+S1’·S0·C 真值表：
S1 S0 Y 0 0 1 1
0 1 0 1
d C B A
其中Y,A,B,C均为5位总线，S1，S2为单线，加上电源和接地，可以采用24引脚IC封装。 逻辑图和逻辑符号如下：
6-68 对于图X6.68所示CMOS电路实现的逻辑功能，写出真值表并画出逻辑图（电路包含3.7.1节介绍的传输门）。
解：
S A B Z 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1
S A B Z 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 1
Z=AS’ Z=SB Z=AS’+BS为2选1多路器
逻辑图为：
6-24 采用奇数块XNOR门，用图6-70（a）的形式构成某种校验电路，该电路实现什么功能？
解：XNOR为XOR增加一个反相圈构成；对于偶数块的连接，利用圈到圈设计可以看到，功能与XOR的连接相同（如下图所示）； 所以，对于奇数块连接时，输出与对应XOR连接电路正好相反，即得到偶校验电路。
6-96 采用3块74x682和必要的门电路设计一个24位比较器，将2个24位的无符号数P和Q进行比较，产生2位输出表达P=Q和P>Q。 解：利用3块74x682（8位数值比较器）分别进行高中低3个8位段的比较；
将各段的PEQQ_L进行NAND运算，可以得到PEQQ（P=Q）；
PEQQ=PEQQ1+PEQQ2+PEQQ3=(PEQQ1'+PEQQ2'+PEQQ3')'
利用下式可以得到PGTQ（P>Q）：
PGTQ=PGTQ1+PEQQ1?PGTQ2+PEQQ1?PEQQ2?PGTQ3
=(PGTQ1'?(PEQQ1'+PGTQ2')?(PEQQ1'+PEQQ2'+PGTQ3'))'
电路连接图如下所示：
6-97 设计一个3位相等检测器，该器件具有6个输入端：SLOT[2..0]和GRANT[2..0]，一个低电平有效的输出端MATCH_L。利用表6-2，6-3提供的SSI和MSI器件，设计出最短时间延迟的器件。 解：采用表6-3的74FCT682，延迟时间为11 ns。器件连接图如下：
7.4 画出图7-5中所示的S-R锁存器的输出波形，其输入波形如图X7-4所示。假设输入和输出信号的上升和下降时间为0，或非门的传播延迟是10ns（图中每个时间分段是10ns） 解：
7.5 用图X7-5中的输入波形重作练习题7-2。结果可能难以置信，但是这个特性在转移时间比传输时间延迟短的真实器件中确实会发生。 解：
7.41 将图X7-41中的电路与图7-12中的锁存器进行比较。请证明这两个电路的功能是一致的。图X7-41中的电路常用于某些商用D锁存器中，在什么条件下该电路性能更好？