序列信号发生器的设计与实现
一、 实验名称：序列信号发生器的设计与实现
二、 实验任务要求：
1、 用VHDL语言设计实现一个信号发生器，产生的序列码为
01100111，仿真验证其波形，并下载到实验板测试。
2、 用VHDL语言设计实验一个序列长度为7的M序列发生器，
仿真验证其功能，并下载到实验班测试。
三、 设计思路与过程
1、 序列信号发生器
序列信号发生器的端口由一个时钟输入和两个输出，信号序列输出q_out和时钟输出clk_outt组成。程序由两个进程构成，第一个进程p1描述状态逻辑，使用if语句实现自启动；第二个进程p2描述输出逻辑，用case语句完成其功能。根据题目要求，在第1、4、5位置上输出为“0”，在其他位置上输出为“1”，每8位实现一次循环。
在实验过程中，首先在建立Quartus II软件中建立工程，然后再工程中建立VHDL文件，输入程序代码后保存调试，编译成功后，建立Vector Waveform文件进行仿真，仿真完毕后，在程序中引入分频器，编译，锁定引脚后，下载到实验板验证其功能。在实验板上用一个开关代表clear清零，两个LED一个显示输出序列，一个显示时钟序列clk_outt。
2、 M_序列信号发生器
M_序列信号发生器的端口由一个时钟输入clk和两个信号输出，