数电实验报告序列信号发生器的设计与实现(6)

序列信号发生器的设计与实现

六、 仿真波形及其分析

1、序列信号发生器

从波形仿真图中可以看出，在时钟信号的上升沿，输出信号序列开始按01100111变化，当clear清零时，序列输出q_out也为“0”，时钟输出clk_outt相对于时钟输入clk有一定的时间延迟。

2、M序列信号发生器

由波形仿真图可以看出，序列长度为7的M序列信号发生器的输出序列为1110100，在时钟信号的上升沿开始变化，时钟输出clk_outt相对于时钟输入clk有一定的时间延迟。