数电实验报告序列信号发生器的设计与实现(5)

序列信号发生器的设计与实现

begin

if tmp= "000" then tmp <="001";

elsif clk'event and clk ='1' then

tmp(0)<=tmp(0) xor tmp(2);

tmp(1)<=tmp(0);

tmp(2)<=tmp(1);

end if;

end process p1;

q_out<=tmp(2);--数列信号的输出

clk_outt<=clk;

end a;

五、 RTL电路图

1、 序列信号发生器

2、 M_序列信号发生器