序列信号发生器的设计与实现
七、 故障及问题分析
1、 VHDL语言编译问题
编译过程中的主要问题是文件命名时遇到的问题，在语句输入完毕后，存盘时文件名必须与实体名一致。
2、 波形仿真问题
实验时，要先进行波形仿真，再引入分频器，如果加入分频器后再进行仿真则无法得到仿真波形。在设置时间时，我刚开始用的是微秒级，虽然可以都到正确的波形，但时钟信号的延迟无法区别出来，当我把仿真时间改成纳秒级则可以很明显的看出时钟信号的延迟。
3、 下载问题
当引脚锁定后要编译后在菜单Tool中选择Programmer进行下载，下载完毕后发现得不到正确的结果，改变引脚设置，重新下载。实验板有些引脚对应的器件可能已经损坏。
八、 总结与结论
本学期的数字电路与逻辑设计实验共四次，除了第一次以外，其他几次实验都是通过软件Quartus II完成的。在第二次实验中，我们学习了软件的图形输入；第三次实验由两部分组成，VHDL组合逻辑电路设计和VHDL时序逻辑电路；第四次实验，序列信号发生器的设计与实现是一个相对综合一些的实验。
在实验过程中用到了VHDL语言，VHDL是Very-High-Speed Integrated Circuit HardwareDescription Language（超高速集成电路硬件描述语言）的缩写。它是一种用于电路设计的高级语言，VHDL