Contents
6.8L2 Invalidate Base Address Register (L2IBAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
6.9L2 Invalidate Word Count Register (L2IWC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
6.10L1P Invalidate Base Address Register (L1PIBAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
6.11L1P Invalidate Word Count Register (L1PIWC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
6.12L1D Writeback Invalidate Base Address Register (L1DWIBAR). . . . . . . . . . . . . . . . . . . 47
6.13L1D Writeback Invalidate Word Count Register (L1DWIWC). . . . . . . . . . . . . . . . . . . . . . 47
6.14L1D Invalidate Base Address Register (L1DIBAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
6.15L1D Invalidate Word Count Register (L1DIWC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
6.16L2 Writeback All Register (L2WB). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
6.17L2 Writeback Invalidate All Register (L2WBINV). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
6.18L2 Memory Attribute Registers (MAR0 MAR255). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517Memory System Control. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
7.1Cache Mode Selection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
7.1.1L1D Mode Selection Using DCC Field in CSR. . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
7.1.2L1P Mode Selection Using PCC Field in CSR. . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
7.1.3L2 Mode Selection Using L2MODE Field in CCFG. . . . . . . . . . . . . . . . . . . . . . . . 53
7.2Cacheability Controls. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
7.3Program-Initiated Cache Operations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
7.3.1Global Cache Operations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
7.3.2Block Cache Operations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
7.3.3Effect of L2 Commands on L1 Caches. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
7.4L2-to-EDMA Request Control. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
7.5EDMA Access Into L2 Control. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 688Memory System Policies. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
8.1Memory System Coherence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
8.2EDMA Coherence in L2 SRAM Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
8.3Memory Access Ordering. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
8.3.1Program Order of Memory Accesses. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
8.3.2Strong and Relaxed Memory Ordering. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Revision History. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 816T MS320C64x Two-Level Internal MemorySPRU610B