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实验一 3－8译码器设计
一、实验目的
1、掌握组合逻辑电路的设计方法；
2、掌握Verilog HDL语言设计输入方法； 3、掌握组合逻辑电路的仿真测试方法；
4、初步掌握Quartus II软件的基本操作与应用； 5、初步了解可编程逻辑器件的设计过程。
二、硬件、软件要求
计算机、EDA实验箱、Quartus II软件，下载电缆
三、实验内容及实验原理
（一）使用向导建立新工程：
1、启动软件：通过桌面快捷方式或“开始”菜单打开Quartus II软件，打开后界面如图1.1.1所示。
图1.1.1 启动界面
2、选择File\\New Project Wizard命令，弹出建立新工程向导，如图1.1.2所示。按照提示选择保存文件的工程目录、工程文件名称及顶层实体的名称（顶层实体名和之后设计的顶层实体名必须相同，默认的顶层实体名与工程文件名相同）。单击Next按钮（如果文件夹不存在，会出现提示界面，如图1.1.3所示，单击“是（Y）”按钮，创建该文件夹即可）进入第2页面。（注意：工程文件夹的名称和文件名不要使用汉字，最好也不要使用数字开头）
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图1.1.2 新建设计项目对话框（第1页面）
图1.1.3 目录创建提示对话框
3、第2页面如图1.1.4所示，用于添加已经存在的文件到当前工程项目。如果设计文件和其它底层文件已经存在，可以单击File Name后面的“...”找到相应的文件夹，再单击需要的文件名（按住Ctrl键可以选择多个文件），然后单击Add或者Add All按钮，就可以将原来存在的文件添加到当前工程中；也可以不添加文件，直接单击Next按钮进入第3页面。
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图1.1.4 新建设计项目对话框（第2页面）
4、第三页面如图1.1.5所示，用于选择将要使用的目标器件（要根据实验箱上FPGA芯片的具体型号而定）。在选择芯片时，首先要在Family右边的下拉框中选择目标器件的系列，然后可以在Show in‘Available device’list中限定封装、管脚数和速度等级，以缩小可用器件列表的范围，便于快速找到需要的目标器件。然后，单击Next按钮进入第4、5页面。
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图1.1.5 新建设计项目对话框（第3页面）
5、第4页面用于选择使用第三方软件工具，如不使用则不必设置，直接使用Quartus II软件集成的工具。第5页面显示了新建设计项目的摘要，检查全部参数设置，若无误，则单击Finish按钮，完成工程的创建；若有误，则单击Back按钮返回，重新设置。
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图1.1.6 新建设计项目对话框（第4页面）