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下载验证是将本次设计所生成的文件通过计算机下载到实验箱里来验证此次设计是否符合要求。大体上分为以下几个步骤。
1、编译。分配完引脚后必须再次编译才能存储这些引脚锁定的信息。 2、配置下载电缆。在“Tool”菜单下选择“Programmer”命令，弹出如图1.1.24所示的对话框。
图1.1.24 未配置的下载电缆窗口
单击“Hardware Setup”按钮，弹出“Hardware Setup”对话框，如图1.1.25所示。双击“USB-Blaster”即可，下载电缆配置完成。
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图1.1.25 设置编程器对话框
3、下载。JTAG模式是软件的默认下载模式，相应的下载文件为“.sof”格式。勾选下载文件“Decoder3to8.sof”右侧的第一个小方框，将下载电缆连接好后，打开实验箱电源，然后单击“Start”按钮计算机就开始下载编程文件，下载完成后如图1.1.26所示。
图1.1.26 下载完毕
（五）、器件下载编程与硬件实现 一）实验电路板上的连线
用三位拨码开关代表译码器的输入端A、B、C，将之分别与实验箱上芯片的相应管脚相连；用LED灯来表示译码器的输出，将D0...D7对应的管脚分别与8只LED灯相连。试验结果如下：
A B C LED0 LED1 LED2 LED3 LED4 LED5 LED6 LED7 0 0 0 灭 亮 亮 亮 亮 亮 亮 亮 1 0 0 亮 灭 亮 亮 亮 亮 亮 亮 0 1 0 亮 亮 灭 亮 亮 亮 亮 亮 1 1 0 亮 亮 亮 灭 亮 亮 亮 亮 0 0 1 亮 亮 亮 亮 灭 亮 亮 亮 1 0 1 亮 亮 亮 亮 亮 灭 亮 亮 0 1 1 亮 亮 亮 亮 亮 亮 灭 亮 1 1 1 亮 亮 亮 亮 亮 亮 亮 灭
四、回答问题
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1、对于复杂电路设计，比较原理图与Verilog语言输入设计的优缺点；
2、列出目前Altera公司的主要CPLD和FPGA芯片系列号，并写出该系列中部分具体器件型号；
3、说明实验所用FPGA芯片的具体型号及主要参数； 4、说明编译正确与时序仿真正确之间的区别；
实验二 七段译码器设计
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一、实验目的
1、掌握7段数码管的使用方法，学习数字编码的规则； 2、进一步熟悉Verilog语言设计方法；
3、熟悉Quartus II软件中逻辑宏单元的使用方法； 二、硬件、软件要求
计算机、EDA实验箱、Quartus II软件，下载电缆
三、实验内容及实验原理 1、实验原理说明：
7段数码管的结构，如图1.2.1所示：
a f b g
e c
d dp
图1.2.1 7段数码管笔段名称
对应于共阴数码管，其真值表如下所示： 输入BCD码 对应显示数字 g f e 0000 0 0 1 1 0001 1 0 0 0 0010 2 1 0 1 0011 3 1 0 0 0100 4 1 1 0 0101 5 1 1 0 0110 0111 1000 1001 6 7 8 9 1 0 1 1 1 0 1 1 1 0 1 0 d 1 0 1 1 0 1 1 0 1 0 c 1 1 0 1 1 1 1 1 1 1 b 1 1 1 1 1 0 0 1 1 1 a 1 0 1 1 0 1 1 1 1 1 2、完成本实验可采用三种方法：
1）利用上面所给的真值表，通过卡诺图画简，得到输出的最简逻辑表达
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式，然后利用原理图输入方式完成逻辑电路设计；
2）在原理图中通过调用Quartus II软件的逻辑宏单元库中的7449器件， 完成BCD码到7段显示的译码电路，其帮助文档内容如下：
BCD-to-7-Segment Decoder
Default Signal Levels: GND--A, B, C, D
VCC--BIN
AHDL Function Prototype (port name and order also apply to Verilog HDL): FUNCTION 7449 (d, c, b, a, bin) RETURNS (oa, ob, oc, od, oe, 'of', og);
Decimal | | |
or | Inputs | Outputs | Notes
Function | | |
| D C B A BIN | OA OB OC OD OE OF OG |
0 | L L L L H | H H H H H H L | * 1 | L L L H H | L H H L L L L | 2 | L L H L H | H H L H H L H | 3 | L L H H H | H H H H L L H |
4 | L H L L H | L H H L L H H | * 5 | L H L H H | H L H H L H H | 6 | L H H L H | L L H H H H H | 7 | L H H H H | H H H L L L L |
8 | H L L L H | H H H H H H H | * 9 | H L L H H | H H H L L H H | 10 | H L H L H | L L L H H L H | 11 | H L H H H | L L H H L L H |
12 | H H L L H | L H L L L H H | * 13 | H H L H H | H L L H L H H | 14 | H H H L H | L L L H H H H | 15 | H H H H H | L L L L L L L |
BI | X X X X L | L L L L L L L | ** Notes:
* The blanking input (BIN) must be held at a high logic level when output functions 0 through 15 are desired.
** When a low logic level is applied directly to the blanking input (BIN), all segment outputs are low regardless of the level of any other input. 3）根据真值表，采用Verilog HDL语言自行设计7段译码器。 3、实验要求：