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cs wr rd ad_out[7:0] 8位 锁存器 latch_out[7:0]
图1.6.2 控制器原理框图
4、状态机设计参考：
从图我们可以将整个控制分成4个步骤状态：S0、S1、S2、S3，各状态的动作方式如下：
状态S0：CS=0、WR=0、RD=0 （复位状态）；
状态S1：CS=1、WR=1、RD=0 （起动ADC0809开始AD转换）；
状态S2：CS=0、WR=0、RD=0 （ADC0809处于AD转换过程中，该状态下
等待int信号为1）；
状态S3：CS=1、WR=0、RD=1 （ADC0809完成AD转换，读信号有效，读
取AD转换器输出的8位数据，同时，RD信号也作为8位锁存器的锁存信号完成数据锁存功能，该锁存器位低电平锁存）；
四、回答问题
1、说明本实验中8位锁存器的作用；
2、若要求对模拟信号的采样周期（或采用频率）为一固定值，应如何在该控制器基础上进行设计？
实验七 D/A转换器实验——任意波形发生器
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一、实验目的
1、学习常用并行D/A转换器的原理与应用； 2、掌握数字任意波形发生器的原理；
二、硬件、软件要求
计算机、EDA实验箱、MAX+plus II软件，下载电缆
三、实验内容及实验原理 1、模拟信号采样与恢复： t
图1.7.1 模拟信号的等间隔采样
若对某一模拟信号进行等间隔采样，且采样频率满足采样定理时，则可以不失真的恢复出该模拟信号。本实验的原理为：首先对欲输出的模拟信号计算出其等间隔采样的采样值，将采样值记录下来后，在Verilog程序中将计算出的采样值常数等间隔的送入D/A转换器，即可实现原模拟信号的恢复。 2、72点正弦波采样值：
0 80 12 EE 24 EE 36 80 48 11 60 11 1 8B 13 F3 25 E8 37 74 49 0C 61 17 2 96 14 F7 26 E1 38 69 50 08 62 1E 3 A0 15 FB 27 DA 39 5F 51 04 63 25 4 AB 16 FD 28 D1 40 54 52 02 64 2E 5 B5 17 FF 29 C9 41 4A 53 00 65 36 6 BF 18 FF 30 BF 42 40 54 00 66 40 7 C9 19 FF 31 B5 43 36 55 00 67 4A 8 D1 20 FD 32 AB 44 2E 56 02 68 54 9 DA 21 FB 33 A0 45 25 57 04 69 5F 10 E1 22 F7 34 96 46 1E 58 08 70 69 11 E8 23 F3 35 8B 47 17 59 0C 71 74 3、采用Verilog语言设计一个数字电路，按时钟节拍等间隔循环输出上表的数据值，对程序进行时序仿真，记录Verilog程序和仿真波形；
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4、将程序下载至实验箱，下载之前应关闭实验箱电源，接好信号连线； 5、将FPGA的8位输出结果接至实验箱的D/A转换器AD558的D7～D0数据输入端，用示波器观察D/A转换器输出波形，记录波形结果，测量并记录该控制电路的输入时钟频率和D/A转换器输出信号的频率； 6、设计一个简单的无源一阶或二阶平滑滤波器接至D/A转换器输出端，观察滤波器的输出结果； 四、回答问题
1、通过实验和原理分析，说明时钟频率、采样点数和输出信号频率的关系； 2、说明平滑滤波器的作用。