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1）分别采用宏单元调用的方法及Verilog HDL语言设计方法完成译码器设计，画出实验原理图，写出Verilog程序；
2）分别对译码器的两种设计进行时序仿真，记录仿真结果；
3）将两种不同实现方法的编程文件下载到实验箱，进行功能验证，并记录实验结果；
四、回答问题
1、说明在所给的7449宏单元说明表中，BI输入信号的作用； 2、写出7449宏单元当输入为10～15时所对应的显示内容；
3、采用Verilog语言进行设计时，对于无效输入应如何处理？若不进行处理，从电路的角度来说会出现什么问题？
实验三 八选一多路数据选择器及
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七段数码管动态显示电路设计
一、实验目的
1、熟悉多路数据选择器的原理；
2、掌握采用原理图设计多路选择器的方法；
3、掌握采用Verilog HDL语言设计多路数据选择器的方法； 4、学习七段数码管动态扫描显示方法及电路原理。 5、学习层次设计方法，学习生成原理图元件和Verilog程序中元件例化的方法； 二、硬件、软件要求
计算机、EDA实验箱、Quartus II软件，下载电缆
三、实验内容及实验原理
1、本实验设计的多路数据选择器有8个输入信号，每个输入信号为4位宽，其功能描述如下： sel2 sel1 sel0 输出y 0 0 0 y=in0 0 0 1 y=in1 0 1 0 y=in2 0 1 1 y=in3 1 0 0 y=in4 1 0 1 y=in5
1 1 0 y=in6
1 1 1 y=in7
2、功能模块如图1.3.1所示： in0 in1 in2 多路数据 y in3 选择器 in4
in5
in6
in7
sel2 sel1 sel0
图1.3.1 多路数据选择器功能模块图
3、七段数码管动态显示原理说明： 如图1.3.2所示： 段码，a~dp共8位
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7段译 码器 4 位BCD码 多路数据 选择器 3－8译码器
显示数据输入 位选信号输入 图1.3.2 七段数码管动态显示原理图
图中8只数码管的a～dp 8个笔段引脚对应连接在一起（即8个a笔段引脚接在一起变成一个a引脚，其余类推），在实验箱中每个数码管的阴极公共引脚分别接至3-8译码器的8个输出端。因此，当位选信号输入端为000～111变化时时，只有一个数码管能够选通发光。
显示数据输入为4位BCD码，在这里可以同时输入8个BCD码，分别为8只数码管要显示的内容，通过多路选择器，可以选择出8个输入中的一个BCD码并经过七段译码电路输出段码，该段码接至数码管的8个笔段引脚上。
由于位选信号同时接至3－8译码器和多路数据选择器输入端，因此当选通第一只数码管时，对应输出第一个输入BCD码的译码值，同理，当选通第二只数码管时，对应输出第二个输入BCD码的译码值，??依此类推。
当位选信号周而复始的从000～111变化，且循环频率（即显示刷新速率）大于50Hz时，利用人眼的视觉暂留特性，则8只数码管看上去是同时显示的，并且显示内容分别为显示数据输入端所对应的字符。
4、实验要求：
1）采用原理图或Verilog语言进行设计，若采用原理图设计方法，可参考图1.3.3所示的四选一多路选择器原理图，自行扩展设计八选一多路选择器，记录原理图或Verilog程序；
2）对设计进行时序仿真，记录仿真波形，测量输出信号与数据选择信号之间的延时时间并记录； 3）仿真正确后将综合结果下载至实验箱进行实际功能验证。输入信号和选择信号接至实验箱的平拨开关，输出信号通过LED显示逻辑电平。
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图1.3.3 4选1多路数据选择器参考原理图
4）生成设计文件对应的原理图符号 其方法如下：
a、先对要生成原理图符号的文件（如原理图文件或Verilog程序文件）进行编译，本例创建一个实验一的decoder3to8.v文件的原理图符号；
b、点击File|Create Default Symbol菜单命令，如图1.3.4所示： 图1.3.4 创建默认符号
c、新建原理图文件，调用刚生成的decoder3to8元件。其调用和使用方法与MAX+plus II软件自带的其他库元件完全相同。如图1.3.5所示：
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图1.3.5 调用创建的元件
5）利用上述方法，通过原理图完成七段数码管动态显示电路的设计。8个输入信号可分别在原理图中接固定电平，通过实验箱上平拨开关输入三位位选信号，观察数码管显示结果。 6）试采用Verilog语言进行7段数码管动态显示电路的设计，在顶层的Verilog模块中，采用元件例化的方法完成各模块的调用与连接。
四、回答问题 1、本实验的动态扫描电路中，若要求电路能够自动完成8位数码管的循环扫描，应在动态扫描电路中添加何种电路？若要求刷新速率为100Hz，则该电路时钟频率应为多少？
实验四 计数器设计