河北大学电信学院 基础教研部 31
一、实验目的
1、掌握Quartus II软件中74系列计数器宏单元的使用方法。 2、掌握利用反馈方法实现任意进制计数器的设计方法。 3、掌握Verilog语言对计数器的描述方法。
二、硬件、软件要求
计算机、EDA实验箱、Quartus II软件，下载电缆
三、实验内容及实验原理 1、采用7493宏单元进行十进制计数器设计，该宏单元的符号如图1.4.1所示，功能描述如图1.4.2所示：
图1.4.1 7493计数器宏单元符号 图1.4.2 7493计数器宏单元功能
2、按照7493宏单元图形符号与功能表，自行设计组合电路形成复位信号实现一位十进制计数器，同时该计数器具有计数使能输入信号clken；
河北大学电信学院 基础教研部 32
clken=0，暂停计数； clken=1，正常计数。
对所设计的计数器进行时序仿真；最后将设计结果下载至实验箱进行实际验证。计数器输出结果可通过实验箱的LED发光二极管观察，时钟信号由实验箱上的时钟模块提供，将计数器时钟信号接至该模块的CLK5，并设置跳线设定为较低频率，以便能够观察结果。 3、将所设计的一位十进制计数器生成原理图符号，完成4位十进制计数器设计。对所设计的四位十进制计数器进行时序仿真，最后下载至实验箱进行实际功能验证。 4、用Verilog语言设计一位十进制计数器，设计时应考虑计数器能够进行级连，同时，该计数器具有异步复位信号和计数使能信号，复位信号高电平有效。计数使能信号作用如下：
clken=0，暂停计数； clken=1，正常计数。
对设计进行时序仿真，最后下载至实验箱进行验证。
5、利用元件例化方法（或生成原理图符号）进行层次设计，完成四位十进制计数器电路，进行时序仿真，最后下载至实验箱验证。
四、回答问题
1、说明同步计数器与异步计数器的区别？试用D触发器或JK触发器画出一个异步计数器的电路。 2、说明异步复位与同步复位有何区别？在Verilog HDL语言描述上如何区分是异步还是同步复位？
实验五 数字频率计设计
河北大学电信学院 基础教研部 33
一、实验目的
1、掌握简单的时序控制电路设计方法；
2、进一步掌握复杂数字电路设计中的层次设计方法； 3、掌握数字频率计的原理与设计方法；
二、硬件、软件要求
计算机、EDA实验箱、MAX+plus II软件，下载电缆
三、实验内容及实验原理 1、数字频率计原理：
1）系统组成框图如图1.5.1所示：
8位七段数码管模块 clkenclken a~g clr clr 测频时八位十数据 动态扫描 序控制 进制计寄存器 显示电路 sel2 数器 sel1 lock sel0 lock clk clk
800Hz时钟输入 分频器
8Hz时钟输入 fx被测信号输入
图1.5.1 频率计组成框图
其中，8位七段数码管模块为实验箱上电路模块，电路中有3-8译码器，故位选信号为3位二进制顺序编码；动态扫描显示电路可利用实验三的设计文件；数据寄存器是由32个D触发器构成，每四个为一组，每组保存一个BCD码，其时钟信号由测频时序控制模块提供，在本实验中需自行设计；八位十进制计数器模块可利用实验四的设计文件；测频时序控制模块在本实验中需要自行设计；分频器是将输入的800Hz显示扫描时钟进行分频得到所需的8Hz时钟，并接至测频时序控制模块，本实验中需自行设计。 2）测频时序控制模块原理：
该模块为频率计控制电路的核心，完成各模块的协调工作，按照时钟节拍
河北大学电信学院 基础教研部 34
完成测频功能。其原理图如图1.5.2所示： 图1.5.2 测频时序控制逻辑电路图
其仿真波形如图1.5.3所示：
图1.5.3 测频时序控制仿真波形
2、设计要求： 1）采用原理图或Verilog语言完成各模块的设计。对本次实验所设计的测频时序控制模块、数据寄存器模块、时钟分频模块进行时序仿真，记录设计文件和仿真波形。
2）频率计顶层文件采用原理图设计，将各功能模块进行连接，并对整个频率计顶层设计进行仿真，最后下载至实验箱，完成实际信号的频率测量，记录顶层文件和仿真结果。 四、回答问题
1、简述测频时序控制电路中各元件的作用和该模块的工作原理； 2、分析该频率计的测量数据周期；
3、提出设计方案，说明如何缩短无用的延时时间？
4、根据本实验的基本原理，试分析如何设计完成信号周期的测量？
实验六 A/D转换器ADC0809控制电路设计实验
河北大学电信学院 基础教研部 35
一、实验目的
1、学习常用逐次逼近型并行A/D转换器的原理与应用； 2、掌握采用Verilog语言进行状态机设计的方法；
二、硬件、软件要求
计算机、EDA实验箱、MAX+plus II软件，下载电缆
三、实验内容及实验原理
1、功能描述：
设计一个同步有限状态机完成如图1.6.1所示要求的时序。该状态机完成AD的控制信号产生，同时将AD转换结果锁存后进行输出，输出结果可用LED显示。
图1.6.1 ADC0809时序波形图
2、设计要求：
（1）按照时序波形画出状态转移图； （2）控制电路采用Verilog语言进行设计，复位信号为异步复位，高电平有效； （3）采用case语句和if语句完成状态机描述； （2）对所设计模块进行仿真验证；
（3）下载到实验箱进行功能验证（通过LED显示）；
3、本设计的功能模块如图1.6.2所示： clk ad_clk
FSM int