目的是滤除来自板外得低频电压（60Hz以内）；而在板上每个工作器件的电源和地引脚之间加0.001uF到0.1uF的电容，为了滤除板内工作器件产生的高频电压（通常为100Mhz或更高的频率范围）。
采用将两种不同种类的电容并联方式增加滤波带宽时，由于电容存在等效电感（ESL），因此并联电容在滤波带的某个频率会产生谐振，如果干扰信号的频率正好在这个谐振频率附近，则此时并联电容就起不到滤除噪声的作用了。其中情况下有两种解决方法： （1） 选择合适的电容值，使要滤除的频率范围远离自谐振频率。
（2） 使用自谐振频率满足设计要求的单个电容，同时根据需要可以使用多个相同的电容
并联，以获得要求的频率范围。
6.2.2 去耦电容的一般设计规则
去耦电容的一般设计规则为：
（1） 尽量保证芯片的每个电源引脚有一个去耦电容。
（2） 去耦电容与电源和地引脚之间应该用尽可能粗的线相连。
（3） 去耦电容最好与芯片放在同一边（特别是对于时钟器件等高速器件而言，其它非高
速器件可根据具体情况而定，也可以放在背面）。
（4） 去耦电容应该近可能靠近芯片的电源引脚放置，以尽量降低寄生参数（电感、电容） （5） 去耦电容的封装到地芯片的或电源引脚之间的连线长度必须<1/4inch（6.35mm）。 特殊要求应参照芯片厂家提供的参考设计。 6.3 数字电源/地与模拟电源/地 6.3.1 数字电源与模拟电源
如果器件既有数字电源，又有模拟电源，应该将模拟电源和数字电源隔离开。但是布线时必须保证单独的模拟电源和数字电源在叠层方向上的投影没有重叠，否则隔离会失效。最好将电源平面进行分割。分割的位置最好在器件的下方，且模拟电源平面和数字电源平面之间应该通过一个或多个磁珠相连。磁珠放置的位置应该满足使电流均匀分布。选用的磁珠能承受的最大电流应该为实际设计预计流过电流量的150%。在磁珠的两边应该各接一个大的接地旁路电容（2.2uF~10uF），以防止转换噪声通过磁珠。此外芯片的每个模拟电源引脚应该加高频旁路电容（0.01uF）。保持数字电源远离高速信号，变压器和高速连接器。高速信号应该紧靠地层布线，必要时需加屏蔽措施。
模拟电源和数字电源的分割方法；
数字 电源 C 磁珠 模拟电路 C 模拟磁珠 地 数字 电源 C 地平面 磁珠 模拟电路 C 数字 地
(a) 字电源和模拟电源隔离， （b）数字电源和模拟电源隔离， 数字地和模拟地采用同一个地平面 数字地和模拟地也隔离
图6-1 数字电源/地平面与数字电源/地平面的分割
注意：这里应该使用磁珠而不是电感，因为磁珠在DC和很低频率时，阻抗几乎接近于0，相当于小电感或电阻，在低频时没有什么影响。而在RF时，磁珠呈现高阻抗，直到到达铁磁材料达到其能够工作的最高频率。因此磁珠是一个大的RF电阻，可以防止RF能量在两个隔离的部分之间传播。而电感具有电抗j?L，这是传输路径中不期望出现的。同时由于电感具有寄生电容，在某些频率将产生谐振，在这些频率，RF电流将通过电感在两个隔离部分间传播，从而电感失去了对高频的隔离作用。
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6.3.2 数字地与模拟地
一般情况下，模拟地和数字地可以公用。但是有的器件可能要求将模拟地和数字地分开。如果采用分割的模拟地和数字地，在走线时必须注意信号的地反回路径。如果信号横跨模拟地和数字地，则需要特别注意。如果确定信号地回路是走模拟地和数字地所在层，则应该在信号线垂直正对的位置处加上小段地连接（称为地桥ground bridge）（如图）。
图6-2 模拟地与数字地之间的跨接线由于地返回路径
7
端接
一般控制线需要加端接（如时钟输入、SRAMs和FIFOs的读/写选通线）、片选或RAMs、PROMs和PLDs的输出使能信号。RAMs和PROMs的地址线和数据线通常不需要加端接。但是如果是重加载，地址和数据线也可以加端接。
双向总线应该在信号线两端加端接，其阻抗应等于信号线的特性阻抗。 7.1 源端匹配——串联电阻
串联电阻应尽可能靠近源放置，串联电阻的值一般为10?~75?，因此DC功耗小。具体大小可以根据选用的驱动芯片决定，选用的电阻值应满足关系：Rd?Z0?Rs(即串联终端的阻值Rd等于或略大于连接线的特性阻抗Z0与驱动源的内部电阻之差Rs)。如果选用的连接线阻抗为50?，对于多数情况通常可以使用33?串联电阻。
串联电阻只适用于点对点的连接线，对于有分布负载的信号线不能使用串联终端。
Source Series R Z0 Load ? Load 1Series RLoad 2Sour ce Load3 ? 7.2
Z0
图 7-1 源端匹配电阻
负载端匹配
使用以下终端（除二极管终端以外）均要求终端元件的引出脚尽可能短。
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7.2.1 简单并联终端
Source Z0 Load RT=Z0 GND
图 7-2-1简单并联终端
选择并联阻抗大小等于传输线的特性阻抗，并且应该尽可能靠近负载放置。
这种端接使用的条件是：负载电流不能超过源芯片的DC工作条件。负载电流最大值由源输出高电压决定，既IL?7.2.2 有源并行终端
Vbias RT=Z0 Source Z0 Load VOHRT，只有当IL?IOH才可以使用简单并联终端。
图 7-2-2有源并行终端
Vbias值一般在源的VOH和VOL之间，同时还要求Vbias能够跟上源输出的转换速度，迅速在IOL和IOH之间转换。这种方法实现比较困难。 7.2.3 戴维南并联终端（上拉/下拉并联终端）
Vcc R1 Source Z0 B R2 Load
图 7-2-3戴维南并联终端（上拉/下拉并联终端）
R1和R2的选择应该使其等效戴维南电阻满足RT?GND R1R2R1?R2?Z0。选择的R2应该保
证没有接连接线时，B点的为逻辑高状态，一般使B点电压为高电平门限电压。R1的最大值由可接受的信号上升时间决定，最小值由源的IOL电流决定。这种方式DC功耗比较大。 7.2.4 串联RC并联终端
Source Z0 C R?Z0 GND Load
图 7-2-4串联RC并联终端
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此为一般目的终端。对于Z0=50?，R通常取47?。C可以按照下面的方法确定： 令R=47?+ROH，ROH为源输出高电平内阻，先由公式C?T2.2R计算C，其中T为允许的最
大信号上升或下降时间，然后计算RC充电时间。看是否超过了连接线某些最小正脉冲宽度规定，如果超过了就降低C得到C1。令R=47?+ROL，ROL为源输出高电平内阻，先由公式
C?T2.2R计算C，其中T为允许的最大信号上升或下降时间，然后计算RC充电时间。看
是否超过了连接线某些最小负脉冲宽度规定，如果超过了就降低C得到C2。取C1和 C2中的最小的制作为最后的C值。终端位置可以位于连接线的任何位置。但推荐应该靠近负载放置。C的取值一般在20~60pF之间，典型值为100pF。 7.2.5 上拉电阻/串联RC并联终端
Vcc R1 Source Z0 B C R2?Z0 GND Load
图7-2-5上拉电阻/串联RC并联终端
当输入引脚由于逻辑原因需要上拉或信号的上升和下降时间太慢，可以采用这种端接法。
7.2.6 肖特基二极管终端
Vcc Z0 Source B Load GND
图7-2-6肖特基二极管终端
二极管终端通常用于线阻抗不能准确确定的电路中，如面包板和背板。某些情况下也可以只用一个二极管。二极管可以为肖特基二极管或快速转换硅二极管。二极管的转换时间至少应该比信号的上升时间块4倍。
这种终端的优点：
? 不要求阻抗匹配的连接线。因此虽然二极管的价格比电阻高，但是整个结构的花费可能
并不高，因为其不要求准确的阻抗受控的传输线环境。 ? 可代替终端电阻或RC终端
? 二极管的钳位作用可以降低过冲和欠冲。因此如果一个系统中发现了阻尼现象，可以采
用这种终端作为端接。
通常可用的几种型号有：HSMS-2822(HP)、1N5711、MBD101和MBD102(Motorola)、SN74S1050/52/56(TI，单二极管阵列)、SN74S1051/53 (TI，双二极管阵列)。 7.2.7 负载端接的PCB位置
负载端接的位置必须放置在信号线的末端，即负载应该在负载端接与驱动源之间（见图
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7-2-7所示）。
器件引脚 源 负载端接位 置错误 端接 负载 器件引脚 源 负载 正确的端 接位置 负载端接
图7-2-7 负载端接的位置
8 器件布局分区规则 8.1 根据速度快慢分区
对于插卡板，如果板上面同时有快速、中速和慢速器件，则布局最好将快速器件紧靠接口部分放置，其次是中速器件，最后为慢速器件。具体见图：
慢速 中速 快速 快速 中速 慢速 图8-1 根据速度快慢分区
8.2
根据功能块分区
如果板上存在多个功能块电路，为了防止各功能块电路之间的相互干扰。布局时应考虑分区和隔离，通常在所有层上各功能块周围加不覆铜的部分（图中阴影部分），通常宽度>50mil。
所有平面上这些部分都 数字部分 不覆铜，从而将其内部音频部分 的部分与数字部分隔离 模拟部分 I/O部分 图8-2 根据功能块分区
在所有平面上利用不覆铜部分构成各功能块间的隔离结构（隔离槽）。 8.2.1 隔离部分之间的电源和地处理
处理被隔离部分相连外部的信号线、电源和地平面的方法有两种，使用隔离器件或使用桥结构。
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