端接电阻，连接器，等都有额外的环路电感。
如果信号路径中存在不连续性，环路电感主要由信号路径的部分自感决定，尽管在返回路径上存在部分互感。如果返回路径上存在不连续性，返回路径的部分自感将决定环路的电感。不管是哪种情况，信号对环路自感都是敏感的，因为信号是电流回路，沿着信号路径和返回路径之间来传播的。
对于一个瞬时的，快速上升时间的信号来说，串行环路电感最初看起来是一个高的阻抗。将导致正的反射回到源端。图4.26表明了在返回路径上的一个小间隙产生感性的间隔的情况下，均匀传输线的反射信号。
图4.26均匀传输线上有感性间隔时的反射信号
图4.27表明了当电感间隔的值不同时，在接收端和源端的信号。信号的上升时间为50psec,电感值分别为0，1，5，10nH。在近端，信号先上升然后又下降，这种情况叫非单调性。这种特性本省不会导致信号完整性问题。然而，如果在近端放置接收器，它接收到的信号在超过幅值50％的点时然后会下降到幅值的50％以下，这将会导致错误的触发。非单调性行为应该尽可能的避免。在远端，发射信号会显示过冲和时延。
图4.27 电感值不同时，源端和接收端的信号
通常，电路中可接受的电感的最大值依赖于噪声的容限和电路的其它特性。当离散的电感导致走线特性阻抗增加20％时，反射信号大约为信号摆幅的10％，通常这是反射噪声最大的可接受的值。
如果电感的阻抗值与特性阻抗相比很小，并且上升时间为线性斜面时，我们可以估计出电感的阻抗。
Zinductor ＝电感的阻抗,单位为欧姆 L＝电感，单位为nH
RT＝信号的上升时间，单位为ns
16
估计最大可允许的电感的阻抗，如下式：
例如，如果走线的特性阻抗是50欧姆，上升时间是1ns，最大可接受的串联电感值约为Lmax=0.2×50×1ns=10nH.
电感性间隔还会增加延时，当上升时间很短，并且发射信号的上升时间由串联电感决定时，发射信号上升时间大约为：
TD10–90 ＝发射信号的上升时间，单位ns L=间断的串联环路电感，单位nH Z0 ＝走线的特性阻抗，单位是欧姆
TDadder ＝信号上升到幅值的50％时的时延，单位ns
图4.28表明了在电感性间隔分别为0，1，5，10nH时，对时延的比较。
图4.28电感的值不同时，信号时延的比较
2 对环路电感的补偿方法
通常，电路中的串联环路电感是不可避免的，特别是电路本身已设计有一个连接器。这样会导致产生过量的反射噪声。可以通过补偿的方法来消除部分噪声。
理想的传输线可近似为一个n段的LC网络，任一段的特性阻抗为：
Z0 ＝走线的特性阻抗，单位欧姆
LL ＝走线单位长度的电感，单位nH/inch L＝任一段传输线总的电感，单位nH CL ＝走线单位长度的电容，单位nF/inch C＝任一段传输线总的电容，单位nF
电感性间隔可以通过在两边增加小的电容，转换到传输线的片断。如图4.29所示。在这种情况下，电感的表观性阻抗为;
1
图4.29对于电感性间隔的补偿电路
为了减小反射噪声，目标就是要找到合适的电容值，使连接器表观的特性阻抗Z1 与剩余电路的特性阻抗Z0相等。按照上面的关系，增加的电容值为：
C1 ＝要增加的补偿电容，单位nF L1 ＝间断的电感值，单位nH Z0 ＝走线的特性阻抗，单位欧姆
例如，连接器的电感为10nH，走线的特性阻抗为50欧姆，要增加的补偿电容为10/502 = 0.004nF= 4pF.为了达到最佳补偿，需要的电感的两端各分配一个2pF的电容。
图4.30所示是三种情况下的发射信号和反射信号，没有连接器，带有连接器但是未被补偿，经过补偿的连接器。改图仿真的是10nH的电感性间隔，上升时间为0.5ns。经过补偿的连接器是在电感两边各放置一个2pF的电容。
图4.30三种情况下源端信号和接收端信号的比较
这种补偿方法也同样适用于其它的电感性间隔存在的情况，比如通孔，电阻等。
4.3 抑制反射的端接技术
消除反射现象的方法一般有：布线时的拓扑法和相应的端接技术。 常用布线时的拓扑结构有：点到点、菊花链、星形、分支和周期性负载等结构。如图4.31所示。
18
图4.31 常用几种端接形式
1 点到点(Point-to-point) 点到点的拓扑结构比较简单，只要在发送端或接收端进行适当的阻抗匹配。
2 菊花链(Daisy chain) 当网络(net)的整个走线长度延迟小于信号的上升或下降时间时,用菊花链拓扑结构(图4.32)会比较好,这时网络上的负载都可以看作为容性负载。菊花链同时也限制了信号的速率,只能工作在低速电路中。
图4.32 菊花链拓扑实例
3 星形(Star) 使用星形的拓扑结构时,对每个分支(stub)都进行均衡设计,要求每个分支的
接收端负载一致,并选择适当的匹配方式。如图4.33所示。
图4.33 星型拓扑实例
4 远端分支(Far-end cluster) 跟星形类似，只不过分支是靠近接收端。在这种拓扑结构中,
也要限制远端stub的长度，使stub上的传输延时小于信号上升沿，这样每个接收端都可以被看作为一个简单的容性负载。
5 周期性负载(Periodic loading) 周期性负载的拓扑结构同样要求每段stub的长度足够小,
使stub上的传输延时小于信号上升沿。这种主干传输线和所有的stub段组合起来的结构可以看作为一段新的传输线，其特征阻抗要比原来主干传输线的特征阻抗小,传输速率也比原来的低，因此在进行阻抗匹配时要注意。
传输线上的反射会对数字系统性能有重要的负面影响。为了最小化反射的负面影响，除了从拓扑结构上消除相应的影响外，还必须有相应控制它们的方法。基本上有三种方法减低这些反射的负面影响。第一种方法就是降低系统的频率或增大信号的上升沿时间，以使传输
1
线上的反射将在另一个信号驱动到线上之前达到稳态。然而通常这是不可能的，对于高速系统，增大信号上升沿时间，将影响系统的性能。第二种方法是缩短PCB走线长度以使反射在更短时间内达到稳态。通常这是不实用的，因为通常芯片功能的强大，管脚的增多，缩短布线必然导致PCB板层数的做多，这大大增加了成本。另外，在一些情况下缩短走线在物理实现上有时也是不可能的。当总线频率增加到一个周期内反射不能达到稳态时，或者线长满足式 时，前两种方法通常就有限了。第三种方法就是给传输线两端终接一个等于特征阻抗的阻抗，并消除反射，即是所谓的高速电路设计的端接技术。端接技术分为单端断接技术和多负载端接技术。
4.3.1 单端端接技术
传输线的长度符合下式的条件应使用端接技术。
L?tr 2tp式中，L为传输线线长，tr为源端信号的上升时间，tp为传输线上每单位长度的带载传输延迟。即当tr小于2TD时（其中TD为传输线的传输延迟，L*tp=TD），源端电平变换发生在从传输线的接收端反射回源端的反射波到达源端之前，这时需要使用端接匹配技术，否则会在传输线上引起振铃。
传输线的端接原则:如果负载反射系数或源反射系数二者任一为零，反射将被消除。通常采用两种策略（1）使负载阻抗与传输线阻抗匹配，即并行端接；（2）使源阻抗与传输线阻抗匹配，即串行端接。
从系统设计的角度，应首选策略1，因其是在负载端消除反射，即ρL＝0，因而消除一次反射，这样可以减小噪声、电磁干扰（EMI）及射频干扰（RFI）；而策略2则是在源端消除由负载端反射回来的信号，即使ρS＝0和ρL＝1（负载端不加任何匹配），只是消除二次反射，在发生电平变换时，源端会出现持续时间为2TD的半波波形，不过由于策略2实现简单方便，在许多应用中也被广泛采用。两种端接策略各有其优缺点，以下就简要介绍这两类主要的端接方案。 1 并行端接
并行端接主要是在尽量靠近负载端的位置加上拉和/或下拉阻抗以实现终端的阻抗匹配，根据不同的应用环境，并行端接又可分为以下几种类型： （1）简单的并行端接
这种端接方式是简单地在负载端加入一下拉到地的电阻RT（RT＝Z0）来实现匹配，如图4.34所示。采用此端接的条件是驱动端必须能够提供输出高电平时的驱动电流以保证通过端
A Z0
B RT=Z0 图4.34 简单的并行端接
接电阻的高电平电压满足门限电压要求。在输出为高电平状态时，这种并行端接电路消耗的电流过大，对于50Ω的端接负载，维持TTL高电平消耗电流高达48mA，因此一般器件很难可靠地支持这种端接电路。
20