优点：并行端接提供了一种简单的设计方法。它是一种最简单的终接方案。在大多数情况下，这种方法只需要一个附加的元件。如果传输线的两端需要端接就需要两个电阻。
缺点：并行端接浪费了电阻的直流功耗。这种方法无论在高电平还是低电平，都需要驱动端具有稳定的直流，这样就增加了驱动端的直流负载。当传输线的一端接容性负载时，端接时，上升沿斜率会变化。当未端接时，在时间常数z0c内，电压是激励信号幅值的2倍。当增加并行端接时，上升的时间会更快。
当采用并行端接时，必须注意到，对于TTL级，线阻抗小于100欧姆时采用这种端接方案，要求直流输出为24mA((VOH(MIN)=2.4V)。因此，对于电池驱动系统，不推荐采用并行端接方案。另外，端接电阻要消耗多达0.25瓦的功率（50mA的电流通过100欧姆的电阻），这对于仅消耗几毫瓦的功率的CMOS系统来说是不合适的。功耗的大小依赖于占空比：对于低占空比，连接电阻到地使得有最低的功耗，对于高占空比，连接电阻到VCC使得有最低的功耗。还有一点就是，大的下拉电阻可能会使下降沿比上升沿快，这会导致占空比内信号的失真。 （2）戴维宁并行端接
戴维宁（Thevenin）端接即分压器型端接，如图4.35所示。
VCC
R1
B
A
Z0
R2
图4.35 戴维宁（Thevenin）并行端接
它采用上拉电阻R1和下拉电阻R2构成端接电阻，通过R1和R2吸收反射。R1和R2阻值的选取由下面的条件决定。R1的最大值由可接受的信号的最大上升时间（是RC充放电时间常数的函数）决定，R1的最小值由驱动源的吸电流数值决定。R2的选择应满足当传输线断开时电路逻辑高电平的要求。戴维宁等效阻抗可表示为：
戴维南电压VTH为：
的选择必须确保驱动器的输出高电平IOH和低电平的IOL电流在驱动器的性能指标
范围以内,其值可按下式确定
所以，可得到：
1
VTHR1 的作用是帮助驱动器更加容易到达逻辑高状态,这就需通过从V CC向负载注入电流来实现. R2 的作用是帮助驱动器更加容易到达逻辑低状态,这通过R2 向地释放电流来实现。 恰当地选取R1 和R2 的值可以加强驱动器的扇出能力,并且淡化由于信号占空比不一致而导致
的功耗的改变。
戴维南终端匹配技术的优点在于,在这种匹配方式下,终端匹配电阻同时还作为上拉电阻和下拉电阻来使用,因而提高了系统的噪声容限,降低了对源端器件驱动能力的要求。这种方案能够很好地抑制过冲。 戴维南终端匹配的缺点就是无论逻辑状态是高还是低,在V CC到地之间都会有一个常量的直流电流存在,因而会导致终端匹配电阻中有静态的直流功耗. 信号负载为电容时,相对于没有匹配的信号线而言,戴维南终端匹配技术同样会改善信号的质量,使得信号的摆动缩小。线电压（在三态总线上的戴维宁电压）接近转换门限电压，这在CMOS器件中会产生更大的功耗，这是由于PMOS和NMOS都是可导的，在Vcc和地之间就有电流路径。另外，与未端接的情况相比，戴维宁端接减小了接容性负载时信号的斜率，容性负载和电阻增加了RC时间常数，导致了驱动器输出电压的上升。 （3）主动并行端接
VBIAS
RT=Z0
B
A
Z0
图4.36 主动并行端接
在此端接策略中，端接电阻RT（RT＝Z0）将负载端信号拉至一偏移电压VBIAS，如图4.36所示。VBIAS的选择依据是使输出驱动源能够对高低电平信号有汲取电流能力。这种端接方式需要一个具有吸、灌电流能力的独立的电压源来满足输出电压的跳变速度的要求。在此端接方案中，如偏移电压VBIAS为正电压，输入为逻辑低电平时有DC直流功率损耗，如偏移电压VBIAS为副电压，则输入为逻辑高电平时有直流功率损耗。
（4）并行AC端接
如图4.37所示，并行AC端接使用电阻和电容网络（串联RC）作为端接阻抗。
A
Z0
B
C R≤Z0
图4.37 并行AC端接
端接电阻R要小于等于传输线阻抗Z0，电容C必须大于100pF，推荐使用0.1uF的多层陶瓷电容。电容有阻低频通高频的作用，因此电阻R不是驱动源的直流负载，故这种端接方式无任何直流功耗。
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所以有：
可见电容C 的选择很复杂. 电容值太小会导致RC 时间常数过小,这样一来该RC 电路就类似于一个尖锐信号沿发生器,从而引入信号的过冲与下冲,一般电容值需大于100 PF. 另一方面,较大的电容值会带来更大的功率消耗. 通常情况下,要确保RC 时间常数大于该传输线负载延时的两倍,即
??RC?2tPD1?CD/C0，
其中：CD为接收器的分布电容,C0为PCB 传输线的内在电容. 理想的电容值将随着传输线阻抗，边沿速率，预期的信号质量的变化而变化。这个值不是最关键的，但是测试表明，对于FCT逻辑，100PF的电容值能够得到很好的折衷，将电容值增加到200PF会改善信号的质量，但是却以功率损耗为代价。把电容值减小到47PF，降低了功率损耗，但是信号的质量会变差。值低于47PF会对滤波有非常高的频率响应，对传输线的端接是无效的。值高于200PF，会增加功率损耗而不会有附加的信号质量的改善。
RC 终端匹配技术的优势在于终端匹配电容阻隔了直流通路,因此节省了较大的功率消耗,此技术也称为AC 终端匹配技术. 同时恰当地选取匹配电容的值,可以确保负载端的信号波形接近理想的方波,而信号的过冲与下冲又都很小. RC 终端匹配技术的一个缺点是信号线上的数据可能出现时间上的抖动. 标准的RS2422 接口协议不建议使用RC 终端匹配技术. 同样,电流模式的驱动器也不能采用RC 终端匹配技术.另外，AC端接的性能依赖于传输线的长度，AC端接不适合于在传输线上有多源分布的情况。
（5）二极管并行端接
某些情况可以使用肖特基二极管或快速开关硅管进行传输线端接，条件是二极管的开关速度必须至少比信号上升时间快4倍以上。在面包板和底板等线阻抗不好确定的情况下，使用二极管端接即方便又省时。如果在系统调试时发现振铃问题，可以很容易地加入二极管来消除。
VCC
A
Z0
B
图4.38 肖特基二极管端接
典型的二极管端接如图4.38所示。肖特基二极管的低正向电压降V（典型0.3到0.45V）f
将输入信号钳位到GROUND－Vf和VCC＋Vf之间。这样就显著减小了信号的过冲（正尖峰）和
1
下冲（负尖峰）。在某些应用中也可只用一个二极管。
二极管端接的优点在于：二极管替换了需要电阻和电容元件的戴维宁端接或RC端接，通过二极管钳位减小过冲与下冲，不需要进行线的阻抗匹配。尽管二极管的价格要高于电阻，但系统整体的布局布线开销也许会减少，因为不再需要考虑精确控制传输线的阻抗匹配。
二极管端接的缺点在于：二极管的开关速度一般很难做到很快，因此对于较高速的系统不适用。因为存在多点反射会影响相应的信号激励，二极管对转换频率的响应会发生变化。肖特基二极管对于3.3V和5V的逻辑族是有效的。 2 串行端接
串行端接是通过在尽量靠近源端的位置串行插入一个电阻RS（典型10Ω到75Ω）到传输线中来实现的，如图4.39所示。串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗（轻微过阻尼）。即
A RS B Z0
C TD 图4.39 串行端接
这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号（负载端输入高阻，不吸收能量）再从源端反射回负载端。
串行端接的优点在于：每条线只需要一个端接电阻，无需与电源相连接，消耗功率小。当驱动高容性负载时可提供限流作用，这种限流作用可以帮助减小地弹噪声。,而且相对于其它的电阻类型终端匹配技术来说,串联终端匹配技术中匹配电阻的功耗是最小的,而且串联终端匹配技术不会给驱动器增加任何额外的直流负载,也不会在信号线与地之间引入额外的阻抗.
串行端接的缺点在于：当信号逻辑转换时，由于RS的分压作用，在源端会出现半波幅度的信号，这种半波幅度的信号沿传输线传播至负载端，又从负载端反射回源端，持续时间为2TD（TD为信号源端到终端的传输延迟），这意味着沿传输线不能加入其它的信号输入端，因为在上述2TD时间内会出现不正确的逻辑态。并且由于在信号通路上加接了元件，增加了RC时间常数从而减缓了负载端信号的上升时间，因而不适合用于高频信号通路（如高速时钟等）。另外，采用这种匹配技术时,很难将串联匹配电阻调整到一个非常合适的值. 因为许多驱动器都是非线性的,如TTL 器件,其输出阻抗随着器件逻辑状态的变化而变化,所以串联匹配电阻只能选择一个适中的值.
注：对于短的传输线，当最小数字脉冲宽度长于传输线的时间延迟（TD）时，源终端是合乎要求的，因为它消除了驱动器电流部分并联接地的要求。对于长的传输线，当数字脉冲宽度小于传输线延迟时间（TD）时，负载终端是较好的。因为负载端的反射将反射回源头端，并干扰沿线传播的信号，反射必须在负载端消除。
4.3.2 多负载端接技术
在实际电路中常常会遇到单一驱动源驱动多个负载的情况，这时需要根据负载情况及电路的布线拓扑结构来确定端接方式和使用端接的数量。一般情况下可以考虑以下两种方案。
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如果多个负载之间的距离较近，可通过一条传输线与驱动端连接，负载都位于这条传输线的终端，这时只需要一个端接电路。如采用串行端接，则在传输线源端加入一串行电阻即可，如图4.40a所示。如采用并行端接（以简单并行端接为例），则端接应置于离源端距离最远的负载处，同时，线网的拓扑结构应优先采用菊花链的连接方式，如图4.40b所示。
Z0
Z0
A
RS B C A B
R＝Z0 (a) 多负载串行端接 (b) 多负载并行端接
图4.40 多负载串行方式下的端接策略
如果多个负载之间的距离较远，需要通过多条传输线与驱动端连接，这时每个负载都需要一个端接电路。如采用串行端接，则在传输线源端每条传输线上均加入一串行电阻，如图4.41a所示。如采用并行端接（以简单并行端接为例），则应在每一负载处都进行端接，如图4.41b所示。
RS1 RS2 RS3
Z1 Z2 Z3
Z1 Z2 Z3
R1 R2 R3
(a) 多负载串行端接 (b) 多负载并行端接
在采用匹配的时候，但要确保匹配元件尽量靠近源端或负载端，这样可以减少诱导电感，使匹配更为有效。
3 端接技术比较
适用逻辑家族 串联 CMOS ELC FACT 功率消耗 传播延时 最低 增加 最高 不增加 并联 ECL 戴维南 TTL ECL FAST 最高 不增加 中等 不增加 未知 交流 FACT 二极管 TTL 图4.41 多负载并行方式下的端接策略
1
上升时间 所改善的反射信号 别称 不增加 二次反射 阻尼终端 不增加 一次反射 IBM终端 不增加 一次反射 分离式终端 增加 一次反射
4 不同工艺器件的端接策略
阻抗匹配与端接技术方案随着互联长度和电路中逻辑器件的家族在不同也会有所不同，只有针对具体情况，使用正确适当的端接方法才能有效地减小信号反射。
一般来说，对于一个CMOS工艺的驱动源，其输出阻抗值较稳定且接近传输线的阻抗值，因此对于CMOS器件使用串行端接技术就会获得较好的效果。而TTL工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗有所不同，这时，使用并行戴维宁端接方案则是一种较好的策略。ECL器件一般都具有很低的输出阻抗，因此，在ECL电路的接收端使用一下拉端接电阻（下拉电平需要根据实际情况选取）来吸收能量则是ECL电路的通用端接技术。
当然，上述方法也不是绝对的，具体电路上的差别、网络拓扑结构的选取、接收端的负载数等都是可以影响端接策略的因素，因此在高速电路中实施电路的端接方案时，需要根据具体情况通过分析仿真来选取合适的端接方案以获得最佳的端接效果。 本章小结
缺 思考题
1. 什么是反射？反射是怎么产生的？反射有哪几种情况？ 2. 怎样用网格图和Bergeron图来描述反射？ 3. 分析上升时间与反射的关系。 4. 决定短传输线段有哪些因素？
5. 什么叫桩线？桩线对信号完整性的影响有哪些因素决定？怎样影响的？ 6. 时域中电容器的阻抗是如何定义的？说明电容与上升时间的约束关系。 7. 什么叫时延累加？减小时延累加影响的方法。
8. 拐角怎样对信号传输线产生影响？过孔的电容量与哪些因素有关？ 9. 什么叫有载线？分析一定电容的有载线上，不同时延对信号的影响。
10. 感性突变怎样对信号产生影响？采用什么补偿技术来控制串联回路电感产生的反射？ 11. 抑制反射有哪些方法？
12. 总结反射有哪些重要的特性？
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