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3.2.2.2 USB2.0 ........................................................................................................ 41 3.2.2.3视频输入 ..................................................................................................... 41
3.3 平台高速PCB设计要点 ................................................................................................ 42
3.3.1 PCB阻抗控制 ....................................................................................................... 42 3.3.2 DDR400接口双向拓扑结构与终端..................................................................... 43 3.4 平台应用软件和接口应用模块 ...................................................................................... 44
3.4.1 开发应用软件 ....................................................................................................... 44 3.4.2 接口应用模块 ....................................................................................................... 45
3.4.2.1 USB接口应用模块 .................................................................................... 45 3.4.2.2 RS232接口应用模块 ................................................................................. 46 3.4.2.3视频输出接口应用模块 ............................................................................. 47 3.4.2.4 SDRAM接口应用模块 .............................................................................. 48 3.4.2.5 SRAM接口应用模块................................................................................. 51 3.4.2.6 DDR-400接口应用模块 ............................................................................ 51 3.4.2.7 FPGA接口连接 .......................................................................................... 55
3.5 本章小节 .......................................................................................................................... 55 第4章 基于高性能视频开发验证平台的设计与开发 ............................................................... 57
4.1 基于高性能视频开发验证平台的AVS D1解码器开发 ............................................... 57
4.1.1 设计背景 ............................................................................................................... 57 4.1.2 AVS D1解码器系统结构设计 .............................................................................. 58 4.1.3基于平台的AVS D1解码器开发......................................................................... 59 4.2 AVS运动矢量预测模块AGU的设计 ......................................................................... 60
4.2.1运动矢量预测算法 ................................................................................................ 60 4.2.2运动矢量预测模块结构设计和功能划分 ............................................................ 62
4.2.2.1 AGU在运动补偿中的位置 ....................................................................... 62 4.2.2.2 AGU模块内部结构设计 ........................................................................... 63 4.2.2.3 AGU模块的接口设计 ............................................................................... 64 4.2.3运动矢量预测模块的验证 .................................................................................... 66
4.2.3.1 软件验证结构 ............................................................................................ 66 4.2.3.2 DDR接口仿真验证 ................................................................................ 67 4.2.3.3 实现后验证 ................................................................................................ 68 4.2.4 AGU模块平台综合结果 ...................................................................................... 70 4.3 综合比较 .......................................................................................................................... 70 4.4本章小节 ........................................................................................................................... 71 第5章 总结与展望 ....................................................................................................................... 73 参考文献 ......................................................................................................................................... 75 作者在攻读硕士学位期间发表的论文 ......................................................................................... 78 作者在攻读硕士学位期间参加的科研工作 ................................................................................. 78 致 谢............................................................................................................................................. 79
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图表目录
表 2-1 MPEG-4编解码芯片开发系统性能指标 ................................................................. 14 表 2-2 XC2V3000-FG676-4参数 ......................................................................................... 17 表 2-3 XC2V500-FG256参数............................................................................................... 22 表 3-1高性能视频开发验证平台设计目标......................................................................... 25 表 3-2 Xilinx Virtex-4 LX系列FPGA指标......................................................................... 30 表 3-3 1920×1080(4:2:2)30fps图像数据传输率计算 .......................................................... 31 表 3-4平台电源电压指标 .................................................................................................... 33 表 3-5平台供电电压上升时间 ............................................................................................ 34 表 3-6平台功耗估计 ............................................................................................................ 34 表 3-7平台母板层叠结构定义及各层厚度......................................................................... 42 表 3-8平台母板各层特性阻抗与线宽 ................................................................................ 42 表 3-9 平台应用软件列表 ................................................................................................... 45 表 3-10视频输出接口应用模块输出参数........................................................................... 48 表 3-11 SDRAM接口应用模块总线接口 ........................................................................... 49 表 3-12 SDRAM接口应用模块命令码表 ........................................................................... 49 表 3-13 DDR控制信号和命令 ............................................................................................. 52 表 3-14 DDR模式寄存器配置 ............................................................................................. 53 表 3-15 FPGA接口连线 ....................................................................................................... 55 表 4-1 AVS D1视频解码器性能指标 .................................................................................. 58 表 4-2 AVS D1解码器使用平台资源 .................................................................................. 60 表 4-3 AGU控制器接口 ....................................................................................................... 64 表 4-4 AGU运算中相邻块与后向参考帧保存信息 ........................................................... 65 表 4-5 AGU VLD接口 .......................................................................................................... 65 表 4-6 AGU RR接口 ............................................................................................................. 65 表 4-7 AGU模块平台综合结果 ........................................................................................... 70 表 4-8 MPEG-4开发系统、高性能平台与0.18μm单元库综合比较 ............................... 70 图 1-1视频编解码器ASIC的设计流程 ................................................................................ 9 图 1-2混合结构MPEG-4编码器结构 .................................................................................. 12 图 2-1 MPEG-4编解码芯片开发系统整体结构 ................................................................. 15 图 2-2 MPEG-4编解码芯片开发系统子母板结构 ............................................................. 15 图 2-3 MPEG-4编解码芯片开发系统母板结构 ................................................................. 16 图 2-4 MPEG-4编解码芯片开发系统子板结构 ................................................................. 16 图 2-5 MPEG-4视频解码器系统结构 ................................................................................. 18 图 2-6 MPEG-4专用结构视频解码芯片封装 ..................................................................... 21 图 2-7 MPEG-4专用解码芯片验证系统结构 ..................................................................... 22 图 2-8 MPEG-4 ASIC验证模块 ........................................................................................... 23 图 3-1高性能视频开发验证平台整体结构......................................................................... 26 图 3-2高性能视频开发验证平台母板整体结构 ................................................................. 28 图 3-3高性能视频开发验证平台母板PCB布局 ............................................................... 29 图 3-4 Xilinx Virtex-4 FPGA系列 ........................................................................................ 30
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图 3-5 DDR400 SDRAM内部结构 ...................................................................................... 32 图 3-6平台DDR连接 .......................................................................................................... 32 图 3-7平台电源设计方案 .................................................................................................... 35 图 3-8平台电源顺序解决方案 ............................................................................................ 35 图 3-9 DDR400供电电源产生电路 ..................................................................................... 36 图 3-10 Xilinx FPGA专用USB下载线缆 .......................................................................... 37 图 3-11 JTAG/Serial 接口 ..................................................................................................... 37 图 3-12 差分信号输入输出端口 ......................................................................................... 38 图 3-13高性能视频开发验证平台子板结构图 ................................................................... 39 图 3-14 高性能视频开发验证平台子板PCB布局 ............................................................ 40 图 3-15平台子板USB2.0接口结构 .................................................................................... 41 图 3-16 平台子板视频输入接口结构 ................................................................................. 41 图 3-17 平台母板层叠结构和电介质层芯厚度 .................................................................. 42 图 3-18 并联终端双向点对点结构 ..................................................................................... 43 图 3-19 Thevenin等效终端网络 .......................................................................................... 43 图 3-20 串联终端双向点对点结构 ..................................................................................... 43 图 3-21 带有DCI功能的双向点对点结构 ......................................................................... 44 图 3-22 平台DDR400接口终端方案 ................................................................................. 44 图 3-23 USB接口应用模块结构 .......................................................................................... 45 图 3-24 RS232接口应用模块结构 ....................................................................................... 46 图 3-25 视频输出接口应用模块结构 ................................................................................. 47 图 3-26 SDRAM接口应用模块结构 ................................................................................... 48 图 3-27 SDRAM接口应用模块握手信号设计 ................................................................... 50 图 3-28 SDRAM芯片读操作时序 ....................................................................................... 50 图 3-29 SRAM接口应用模块状态转换图 .......................................................................... 51 图 3-30 SRAM接口应用模块结构 ...................................................................................... 51 图 3-31 DDR接口应用模块结构 ......................................................................................... 52 图 3-32 DDR芯片初始化顺序 ............................................................................................. 53 图 3-33 DDR控制器结构 ..................................................................................................... 54 图 3-34 DDR芯片读操作时序 ............................................................................................. 54 图 4-1 AVS解码器结构 ........................................................................................................ 57 图 4-2 AVS编码器结构 ........................................................................................................ 57 图 4-3 AVS D1解码器系统结构 .......................................................................................... 58 图 4-4 AVS D1解码器与平台各接口 .................................................................................. 60 图 4-5运动矢量预测值MVEPred的计算流程 .................................................................. 61 图 4-6 AVS解码器运动补偿整体结构 ................................................................................ 62 图 4-7 AGU模块内部结构 ................................................................................................... 63 图 4-8 AGU核心运算单元 ................................................................................................... 64 图 4-9 AGU软件验证结构 ................................................................................................... 66 图 4-10 AGU软件验证仿真波形 ......................................................................................... 67 图 4-11 AGU的DDR接口仿真验证结构 ........................................................................... 67 图 4-12 DDR接口仿真波形 ................................................................................................. 68 图 4-13 AGU实现后验证结构 ............................................................................................. 69 图 4-14 AGU仿真数据对比 ................................................................................................. 69
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第1章 绪 论
1.1视频编码标准的发展
多媒体技术发展至今，已成为世界性技术研究和产品开发的热点，有着广阔的应用前景。随着信息产业的发展，各种各样的视频压缩产品涌向市场，为了便于国际间的交流和贸易，必须对它们进行规范。上个世纪80年代以来，ISO/IEC和ITU-T分别制定了MPEG-x、H.26x 两大系列视频编码国际标准，这些视频编码标准追求的共同目标是在尽可能低的码率下获得
[1]．
尽可能好的图像质量。两大系列的标准之间既有区别又有着紧密的联系，从MPEG-2的制定开始，ISO和IEC就与ITU-T展开了合作，在一些MPEG 标准中，H.26x 就是MPEG-x视频
[3]．
部分的重要组成。比如MPEG-2的视频部分就是H.262，而MPEG-4的第10部分是H.264。
[4]．
以下阐述各个标准的产生与发展历程。
1988年，ITU-T开始制订“p×64kbit/s视听业务的视频编解码器”的国际标准H.261建议。H.261采用了与制式无关的图像格式，无论是哪一种制式的视频信号进入编解码器后都被转换成公共中间格式(CIF)，该图像对亮度信号而言，每幅图像扫描288行，每行有352个像素点，色度信号每帧为144行×176个像素，每秒30帧，扫描方式为逐行扫描。随后的各种视频标准都采用或扩展了CIF格式。H.261采用运动补偿预测和离散余弦变换相结合的混合编码方案(DPCM+DCT),获得了很好的图像压缩效果.
MPEG-1于1993年成为国际标准，它是对1.5Mbps以下数据传输率的数字存储媒体运动图像及其伴音的压缩编码标准，适用于CD-ROM、VCD等。它可对SIF分辨率（NTSC制式为
[5]．
352×240；PAL制式为352×288）的图像进行压缩，传输速率为1.5Mbps，每秒播放30帧。MPEG-1也被用于数字通信网络上的视频传输，如基于ADSL(非对称数字用户线路)的视频点播、远程教育等。
ITU-T于1990年成立了“ATM视频编码专家组”负责制定适用于B-ISDN信道ATM编码传输标准。该专家组于1993年11月与ISO的MPEG专家组联合提出了H.262建议草案，这一草案最终发展成为H.262标准，也就是MPEG-2标准的视频部分。MPEG-2在1995年成为国际标准，其目的是达到高级工业标准的图像质量以及更高的传输率。MPEG-2所能提供的传输率在3～10Mbps之间，在NTSC制式下的分辨率可达720×486，可提供广播级的图像质量，适用于数字电视广播(DVB)、HDTV和DVD的运动图像及其伴音的压缩编码。目前，MPEG-2已得到广泛的应用，如美国、欧洲、日本在DVD和数字电视广播方面都采用了MPEG-2压缩技术。
MPEG-4于1999年初正式成为国际标准。MPEG-4并非是针对某一种视频信号的压缩标准，而是面向众多的应用。MPEG-4 的设计目标是适合于网络传输，极低码率应用，极佳的音质和画质，以及提高多媒体系统的交互性和灵活性。MPEG-4的压缩率平均可达50:1，最高可
[6]．
超过100:1。在如此高的压缩比之下，仍然可以保持极佳的画质。
H.263 也是ITU 制定的低比特率视频信号压缩标准，可以应用于PSTN 和移动通信网。H.263 标准目前已经超过H.261，在视频会议的编解码领域中占主导和支配地位。在任何一种比特率的情况下，H.263的性能都优于H.261。而在相同的视觉效果下，H.263又有比较高的压缩比。H.263标准是在1996 年获得批准的，而在1998 年和2000年，ITU-T又对它进行了两次重要的修补，于是产生了H.263+ 和H.263++。与原始的H.263 相比，它们的功
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[7]．[8]．
能更加强大。
MPEG-4和H.263 这两种视频压缩标准大约都产生于1995 年，而此后，动态图像专家组（MPEG）和视频编码专家组（VCEG）则仍然力图建立一个性能明显超过MPEG-4 和H.263 的新标准。所谓更高的性能包括更高的压缩比，保持高清晰的画质以及低比特率视频流的应用。 对于这样一个新的标准——高级视频编码（AVC）的研究可以一直追溯到1995年。在完成了H.263 标准的最初版本后，ITU-T的VCEG 就开始在两个领域开始了进一步的工作。最终，在2002年，两个内容完全相同的标准产生了，一个是MPEG-4 第10 部分，一个是ITU-T H.264
[12]．[15]．
标准（H.26L在ITU-T 的文件编号就是H.264）。这一新标准的官方称谓是“高级视频编码（AVC）”，但是MPEG-4 Part 10和H.264 的名称则更加广为人知。适应不同速率应用的问题和同时开会的需求在H.264之前的视频标准中并没有得到完全解决。H.264则有了明显的进步，它可以在几乎不降低画面质量的情况下，将传输速率降低到MPEG-2（H.262）的一半。制定H.264视频编码标准的目的还在于改进编码效率和容错率，以及能够更好的适
[10]．
应网络。
AVS是中国自主制定的拥有自主知识产权的音视频编码技术标准，是由国家信息产业部科学技术司于2002年6 月批准成立的数字音视频编解码技术标准工作组所制定的。目前,AVS标准中涉及视频压缩编码的有两个独立的部分: AVS第二部分(AVS1-P2),主要针对高清晰度数字电视广播和高密度存储媒体应用；AVS第七部分主要针对低码率、低复杂度、较
[14]．
低图像分辨率的移动媒体应用。AVS标准的主要特点是应用目标明确，技术有针对性。因此在高分辨率应用中，其压缩效率明显比现在在数字电视、光存储媒体中广泛应用的MPEG-2提高一个层次。在压缩效率相当的前提下，又较MPEG-4 AVC/H.264的main profile
[9]．
的实现复杂度大为降低。
当前主流的视频标准都在向两个方向发展：一个主要针对高清晰度数字影像的方向，其特点是较高的图像分辨率，较高的画面质量和较高的数据传输速率；而另一个方向则是针对移动媒体应用的数字影像方向，其特点是较低的图像分辨率，较低的数据传输速率和较高的压缩效率。为了应对更高的压缩率，各种视频标准的算法变得越来越复杂，对于运算的要求也越来越高，使得运行于普通处理器的基于纯软件的编解码器无法提供实时的高清晰度电视图像（1280×720，60fps）的编解码。目前只有基于硬件（如ASIC）的视频编解码器才能实现实时的高清晰度图像编解码。另一方面，高端特定功能的带有多媒体扩展指令集的微处理器虽然能够提供非常高性能的运算能力，但是无法做到低成本与低功耗，无法满足多媒体
[16]．
市场的广泛需求。因此，基于硬件的专用视频编解码器有着广阔的前景。
1.2视频编解码芯片开发
如前所述，正是由于基于硬件的视频编解码器在高清晰度的数字影像方面具有软件无法做到的优势，而在移动媒体应用方面又有着广泛的应用，所以视频编解码芯片的设计研究一直是一个热门的话题。一般来说，设计视频编码芯片有三个推动因素：首先是视频编码算法得到了重大的发展，在取得高压缩比的同时又能保持良好的图像质量。其次是集成电路产业的高速发展，集成度的提高使得视频编码的芯片化得以实现而且先进的设计方法使设计周期越来越短。最后是视频压缩标准的制定提供了统一的通信平台，导致了大量的应用和市场的出现（视频编码芯片的设计方法）。我国拥有巨大的视频技术应用市场已引起国际上视频编码芯片厂商的关注，如果我们掌握视频芯片的关键技术，掌握视频编解码芯片的核心技术，对我国高科技产业乃至经济的发展有着重要意义。
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