浙江大学硕士学位论文
DC-DC &Filter LAN connector S-Video SAA7114 CVBS 与母板的数据接口A CS8900 ADV7120 与母板的数据接口B CY7C68013 MAX3386E ADV7176 RS232 connector USB2.0 connector S-Video CVBS VGA
图 3-13高性能视频开发验证平台子板结构图
子板上有CYPRESS公司的USB2.0芯片CY7C68013, 可以USB high speed模式通过USB 接口连接PC等设备传输数据。平台的视频输出接口有Y/C(S-Video)、CVBS复合视频和VGA输出，它们分别接到Analog Device公司的两款video encoder ADV7176A和ADV7120上。子板支持三个输出接口同时输出显示图像。视频输入接口有Y/C(S-Video)和CVBS, 连接到PHILIPS公司的SAA7114H芯片上。子板还有RS232串行接口，其功能主要由MAXIM公司的MAX3386E芯片提供。子板的10BASE-T以太网功能由CIRUSS公司的CS8900芯片提供。子板的DC-DC模块将外接的5V电源转换为板载各芯片使用的3.3V。由于子板上大部分芯片器件都既有数字信号又有模拟信号，而且在电源方面也是数字和模拟分开，因此子板在电源和信号方面都设计了EMC Filter来隔离模拟和数字系统的相互影响。各功能芯片的控制和数据线都通过与母板的数据接口与母板相连。
子板PCB的实际布局如图 3-14所示：
39
浙江大学硕士学位论文
图 3-14 高性能视频开发验证平台子板PCB布局
平台子板对MPEG-4编解码芯片开发系统的子板有较大的继承性，因此以下只对USB2.0接口和视频输入接口进行介绍，其他不再赘述。
40
浙江大学硕士学位论文
3.2.2.2 USB2.0
高性能视频开发验证平台相对于MPEG－4开发系统而言，在数据输入输出方面有了非常大的提升，这主要体现在USB2.0 接口上。在较高标准的视频编解码器的开发过程中，需要大量码流数据的输入输出。如AVS 基准档次4.0/4.2 级别码流比特率的要求是10Mbps，而6.0/6.2级别的码流比特率更是高达20Mbps。这样大的数据输入输出比特率对于MPEG-4开发系统来说是无法达到的，因此我们为平台开发了高速的USB2.0接口。
．
USB的主控制芯片为CYPRESS公司的CY7C68013 EZ-USB FX2TM USB 微控制器[45]。其内部集成了USB2.0的收发器、SIE、以及可编程并行端口。在以USB 全速模式，可以达到12Mbps 的数据传输速率；而在USB高速模式，更是可以达到480Mbps 的数据传输速率[52]．
。这样就可以满足各标准中对于码流输入输出速率的要求。我们设计的USB2.0接口的整体框架如图 3-15所示：
PD[7:0] IFCLK PKTEND CLK RST +5V FPGA SLOE FIFOADR0,1 SLRD,SLRWR FLAGA,B,C,D CY7C68013 USB+ USB- USB 接口 GND
图 3-15平台子板USB2.0接口结构
母板FPGA的控制信号和数据信号通过子母板之间的排插连接到CY7C68013上。通过适当的配置，FPGA可以控制CY7C68013工作，从+USB接口进行数据传输。USB接口的软件和接口应用模块将在3.4.2.1节中进行介绍。
3.2.2.3视频输入
在视频输入方面，平台支持NTSC M, NTSC-Japan，NTSC4.43, 以及SECAM和 PAL-(B/D/G/H/I/M/N)多种格式的模拟视频输入。支持CVBS（复合视频接口）和Y/C（S端子视频接口）两种输入方式。输入的模拟视频将以4:2:2, 4:1:1, 4:2:0, 4:1:0 等多种YCBCR输出模式传送至平台母板。平台选用了PHILIPS 公司的SAA7114H芯片作为视频解码（Video
[46]．
decoder）芯片，符合CCIR601/656要求。视频输入的整体框图如下：
I2C IGP0, IGP1 PORT_READY 复合 视频 接口 SAA7114H Y/C 视频 接口 FPGA ITRI DATA[7:0] DATA_QUALIFY ICLKOUT IGPV, IGPH
图 3-16 平台子板视频输入接口结构
41
浙江大学硕士学位论文
3.3 平台高速PCB设计要点 3.3.1 PCB阻抗控制
因为平台母板上的Virtex-4芯片管脚密度非常大，因此我们选用了6层PCB来制作母板的PCB。6层PCB中的顶层、底层和内层3、4都定义为信号层。我们的设计希望母板PCB的特性阻抗对于四个信号层是一样的，这样可以达到最佳的信号完整性。平台母板的层叠结构和电介质层芯厚度如图 3-17所示：
图 3-17 平台母板层叠结构和电介质层芯厚度
各层定义和铜厚如表 3-7所示：
表 3-7平台母板层叠结构定义及各层厚度
层名 Top Layer2 Layer3 Layer4 Layer5 Bottom 定义 顶层，信号线层 电源层 内层1，信号线层 内层2，信号线层 地层 底层，信号线层 铜厚度 1.9mil 1.2mil 1.2mil 1.2mil 1.2mil 1.9mil 这样可以计算得出最终PCB总厚度为1.6mm，此时母板上单端和差分传输线特定线宽．
对应的特征阻抗如表 3-8所示[47]：
表 3-8平台母板各层特性阻抗与线宽
信号层 顶层、底层 内层 单端线宽(mil) 7 10 特征阻抗(Ω) 50 50 差分线宽间距(mil) 5 : 7.5 5 : 7.5 特征阻抗(Ω) 100 100 可见，在顶层和底层走线时，在正常情况下均以7mil为线宽，而同样的线转层到内层时，其线宽将变成10mil，这样其特征阻抗不会发生变化，差分对的走线以此类推。线距在可以成功布线的前提下，保持线宽的2倍，以此为依据作为母板的PCB布线线宽线距规则（尤其对高速信号），即可得到稳定的传输线阻抗，实现最佳的信号完整性。
42
浙江大学硕士学位论文
3.3.2 DDR400接口双向拓扑结构与终端
平台母板FPGA外接接口中，连接到两块DDR400芯片的接口速率可以达到400MHZ，是平台上最高速的，因此在设计中需要选择最好的DDR芯片的终端方案。DDR400与FPGA
．
的接口是一个典型的点对点双向IO结构。这种IO接口有三种可行的终端结构[48]，如图所示：
VTT VTT RP=Z0 (50ohm) RO (25 ohm) Z0 (50 ohm) RP=Z0 (50ohm) RO (25 ohm)
图 3-18 并联终端双向点对点结构
并联终端电阻（RP）的取值应该与PCB上传输线的特征阻抗Z0保持一致。在放置终端电阻时，一个应该靠近FPGA端，而另外一个应该靠近元件端。一般来说，并联终端的结构在终端电压VTT等于信号源电压的一半时会有最佳的性能，如2.6V的DDR400，其IO符合SSTL2电压标准，则VTT最理想的情况应该等于1.3V。而当系统无法提供这一VTT电压的时候，可以用Thevenin等效终端网络来代替，如图 3-19所示：
VCCO RP=2*Z0 (100ohm) RO (25 ohm) Z0 (50 ohm) RP=2*Z0 (100ohm) RP=2*Z0 (100ohm) RO (25 ohm) VCCO RP=2*Z0 (100ohm)
图 3-19 Thevenin等效终端网络
在采用Thevenin等效终端网络的时候，实际上由两个等值RP产生了一个分压电路，此时RP应该等于2倍的传输线特征阻抗。这样一来，对于高速信号而言，传输线上的两个RP是并联的，其等效阻抗为Z0, 可以达到并联终端的效果。
RO (25 ohm) RP=Z0-R0 (25ohm) Z0 (50 ohm) RP=Z0-R0 (25ohm) RO (25 ohm) 图 3-20 串联终端双向点对点结构
43